迎戰尖端製程複雜IC設計任務 西門子EDA打造高效智慧化驗證解方

Siemens EDA的Calibre應用工程部經理部耀宗。DIGITIMES攝

隨著半導體製程持續朝奈米以下節點進展，以及結合先進封裝技術的2.5D/3D IC應用越來越廣泛，在緊迫的上市時程內完成複雜度日益升高的晶片設計任務，成為IC設計業工程師面臨的一大難題；為此Siemens EDA日前在新竹舉辦了一場技術研討會，詳細介紹了Siemens EDA最新實體設計與驗證技術，讓現場聽眾深入了解到能有效克服複雜IC設計挑戰，同時提升工作效率、實現創新的解決方案。

在Siemens EDA提出的解決方案中，「左移」(Shift Left)策略是一大重點，強調在IC設計早期階段進行快速、準確的簽核驗證與最佳化，以提前發現並解決設計問題，並為工程師提供更多時間進行布局最佳化，提升設計品質與產量。

著眼先進製程晶片實體設計階段越來越不可忽視的EMIR（Electromigration and IR Drop）分析，Siemens EDA首先詳細介紹Calibre DesignEnhancer 電路布局最佳自動化解決方案，能為布局與繞線（P&R）設計團隊在實體驗證流程提供高效率的整合環境，不僅能有效協助工程師解決在EMIR分析中發現的問題，確保晶片簽核品質並縮短上市時程，也能在晶片性能、功耗和面積（PPA）指標之間取得最佳平衡，顯著提升設計的可靠性。

此外，Siemens EDA的mPower電源完整性分析工具，能支援類比、數位與混合訊號設計從最小功能區塊到完整晶片布局的分析，也適用2.5D/3D IC 設計；mPower擁有高度可擴展性與易用的圖形化介面（GUI），能讓工程師輕鬆將電源完整性分析整合到現有工作流程中，確保功耗目標與效能。

因應複雜SoC設計日益嚴苛的功耗要求，Siemens EDA則有RTL-to-GDSII流程工具Aprisa，可提供完整的合成（Synthesis）與P&R功能，並與靜態時序分析（STA）工具和設計規則檢查（DRC）簽核工具相關聯，確保在設計早期階段就精準預測PPA表現，以減少設計收斂時間。

Aprisa 的「功耗優先（Power-First）」設計策略，是優先對功耗進行最佳化後再調整時序與面積，幫助設計團隊在PPA之間取得最佳平衡，以避免過度設計與資源浪費。

Calibre的「Shift Left」概念工具套件還包括Calibre Real-Time Digital/ Custom DRC平台，分別支援數位設計與客製化／類比混合訊號設計流程的即時檢查與修正，透過即時回饋違規訊息與修正建議，提升設計速度與晶片品質。

此外Calibre nmDRC Recon技術能簡化DRC運作流程，快速定位問題根源、提升除錯效率；nmLVS Recon電路驗證技術則能快速檢查未完成／不完整的功能區塊或整體晶片設計，提前發現並修復高影響性的電路布局驗證（LVS）違規，縮短設計週期並提高驗證效率。

面對2.5D與3D IC設計帶來的挑戰，Siemens EDA整合Innovator3D IC平台與xPD工具，提供高效率設計管理與早期驗證方案，簡化複雜封裝的佈局流程並提升設計效率。在驗證階段，Calibre 3DStack 技術提供封裝層級（assembly-level）的DRC、LVS和 PEX驗證，確保多晶片封裝中的精確對位與電性完整性，並能無縫結合傳統封裝工具，適應各類系統設計需求。

而考量到晶片設計進入大規模驗證階段時常遭遇的效率瓶頸，Siemens EDA的Calibre MTFlex技術能藉由乙太網路連線，結合多台伺服器支援平行資料處理，以縮短驗證總花費時間，為設計團隊提供了更高的靈活性與效率。在技術研討會最後Siemens EDA並邀請到合作夥伴聯詠(Novatek)分享實際使用該技術縮短產品上市時程的成功案例。

展望未來實體設計與驗證技術的發展，Siemens EDA的Calibre應用工程部經理部耀宗則表示，人工智慧（AI）技術正在成為協助IC設計工程師突破瓶頸的重要工具，目前公司也已將AI融入其驗證與設計最佳化工具，例如使用機器學習並搭配MTFlex Solution 將Calibre DRC/PERC可能需要數天甚至一週才能完整跑完的驗證，透過AI的自動化功能，能在短短一夜之間或數小時內完成來提升工作效率加速tapeout時程。

此外他指出，AI能夠自動分類與分析數百萬條DRC違反紀錄，協助工程師迅速鎖定問題來源，並提供最佳解決方案：「如此工程師能有更多時間專注於核心任務、思考創新，而非被困在繁瑣的驗證階段，這對科技進步是非常大的助益。」

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