GUC業界領先的TSMC SoIC-X專用UCIe Face-up IP完成投片

GUC UCIe LP Face-up IP亮點。GUC

先進ASIC領導廠商創意電子（GUC）本日宣布在台積電N5製程上成功投片業界領先的通用小晶片互連高速 (UCIe)PHY Face-Up IP，以便與台積電SoIC-X技術整合。

此IP目標鎖定AI、HPC、xPU和網路連結應用，搭載自適應電壓調節（AVS）技術，達到突破性36Gbps性能，在必要資料速率下，使功率效益提高2倍。此解決方案提供裸晶邊緣每mm 1.5TB/s的頻寬密度，在業界遙遙領先。此晶片利用TSMC先進SoIC-X和CoWoS（Chip-on-Wafer-on-Substrate）封裝技術進行組裝。

2025年稍早，GUC在TSMC 2025北美技術論壇展示全球首款N3P UCIe-32G矽晶。2024年，GUC針對TSMC N5製程的UCIe LP（Low Power）解決方案也完成投片，搭載AVS技術，旨在滿足AI、HPC和網路連結應用中，多晶片整合逐漸成長的頻寬需求。

GUC善用在3D介面IP和SoIC設計的豐富經驗，開發出Face-Up版本的UCIe LP IP，針對SoIC-X配置的底層裸晶實現完善的裸晶互連。放眼未來，GUC正在積極開發UCIe 64G IP，計畫在2025年末完成投片，因應以次世代小晶片系統日益成長的高頻寬需求。

為了減少PHY耗電量，所有GUC UCIe LP IP均搭載自適應電壓調節（AVS）技術，將供應電壓和驅動強度最佳化，使功率效益提升高達2倍。訓練中的演算法會動態選擇最小電壓和驅動強度，以符合眼圖餘裕標準，確保在多變的電壓和溫度條件下，維持可靠的運作。此外，此IP整合proteanTecs的I/O訊號品質監測功能，允許即時監測效能，而且無需再訓練或中斷資料傳輸。

為了方便整合，GUC利用UCIe串流通訊協定，開發了適用於AXI、CXS和CHI匯流排的橋接器。這些橋接器經過最佳化，具備高流量密度、低延遲和低功率的特色，搭配高效率的端對端流量控制，促進從單晶片NoC架構到小晶片系統的無縫轉變。它們支援動態電壓頻率調節（DVFS），實現數位供應電壓和匯流排頻率的即時變化，同時確保資料流不會中斷。

「隨著領先業界的N3P和N5 UCIe解決方案的問世，我們也正式推出全新的SoIC-X專用的UCIe Face-Up IP，功率效益提高兩倍，可支援36Gbps。」GUC行銷長Aditya Raina表示。「我們打造了通過矽驗證的完整2.5D/3D小晶片IP組合，涵蓋TSMC的7nm、5nm和3nm製程技術。結合我們在設計、封裝整合、電熱模擬、DFT、生產測試方面的專業能力，我們提供全方面解決方案，為AI、HPC、xPU和網路連結客戶加快開發週期和產品ramp-up階段。」

GUC技術長Igor Elkanovich補充道「我們的使命在於提供最快、最低功率的2.5D/3D小晶片介面IP，確保從單體式SoC順利轉變到模組化小晶片架構。」「整合2.5D與3D封裝、運用HBM3/4、UCIe與GLink-3D介面，都是為了高度模組化處理器鋪路，以便超越傳統的光罩尺寸極限。」

若要進一步了解創意電子的UCIe IP產品組合和CoWoS和SoIC技術的全方位解決方案，請聯絡您的創意電子銷售代表。