CoWoP搶先CoPoS接棒CoWoS？ 先進封裝三大路徑分析
- 王嘉瑜／台北
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先進封裝，日進千里，除了半導體晶圓級技術外，現今，面板、PCB領域，都成了業界熱議的當紅炸子雞。
「CoWoP（Chip-on-Wafer-on-Platform PCB）」近期橫空出世，因其大膽挑戰既有的台積電CoWoS先進封裝主流架構，更被外界視為可能重塑PCB產業版圖的關鍵變數，甚至還可能動搖面板級的CoPoS（Chip-on-Panel-on-Substrate）的接班地位，引發市場議論聲浪不斷。
不過，若要論CoWoP、CoPoS這兩大新技術，誰最有機會接棒CoWoS老大哥，成為下一世代AI晶片封裝技術的新主流？
答案無疑是憑藉「化圓為方」先天優勢、將CoWoS製程面板化的CoPoS，已確定取得晶圓代工大廠優先導入市場的先發權。
首先，根據NVIDIA內部流出的技術示意圖來看，CoWoP預計將以PCB主機板，取代既有的IC封裝基板，理論上雖可望縮短傳輸路徑約4成，強化AI晶片的訊號完整性，並透過捨去ABF載板與BGA錫球，使潛在的封裝材料成本下降20~30%，也有助於簡化供應鏈複雜程度。
然而，CoWoP與CoPoS之間最根本的差距在於，後者以310x310mm等尺寸的方形面板重佈線（RDL）層，取代傳統的圓形矽中介層（Silicon Interposer），讓可放置晶片的面積利用率獲得提升，著眼於改善實際的量產效率瓶頸，才是現今CoWoS製程亟待解決的一大問題。
除此之外，對市場而言，最重要的是，CoPoS製程已在台積電主導下，具備清晰的技術落地時程，最快預計將於2028年進入量產。相較之下，CoWoP架構仍停留在概念發展初期階段。
PCB供應鏈日前傳出，多家PCB與銅箔基板（CCL）廠，正在與NVIDIA密切合作測試CoWoP技術。如果進展順利的話，預計將於2025年9月之後，與台積電、日月光投控旗下矽品及相關的設備供應鏈，進一步研擬450x450mm的可行性設計。
不過，業內人士直言，CoWoP對PCB主機板的技術門檻要求大幅提高，例如須具備封裝等級的佈線密度能力、控制板材因熱膨脹導致的翹曲（warpage）問題、維持良率及返修成本的壓力劇增等，多項製程挑戰層出不窮，而且PCB本身的加工費也將較以往多出2倍。
因此，現階段看來，CoWoP若要按照客戶目前預期，於2026年10月在Rubin GPU系列的GR150晶片平台上實現，並與CoWoS雙線並進的可能性極低。與此同時，對相關上下游供應鏈而言，CoWoP與CoPoS兩項新技術，要幾乎同時導入量產及商業化的挑戰風險過大。
業界人士分析認為，隨著AI算力需求正以前所未有的速度擴張，單靠台積電的CoWoS系列技術一支獨秀，不僅晶片封裝尺寸受限、採用矽中介層成本高昂，產能擴充速度更明顯滯後，難以滿足未來市場大量又多元的應用需求。
因此，觀察未來先進封裝技術演進的三大主流路徑，無論是現今市場當紅的CoWoP，還是掀起化圓為方革命的CoPoS，抑或是十年磨一劍、終於獲得客戶採用的面板級扇出型封裝（FOPLP），無一不是更注重於尋找「性能與成本的甜蜜點」。
責任編輯：何致中
