半導體產業趨勢的反轉（2）：重返垂直整合

如果一個產業的2種競爭策略在不同時間都有可能成為產業的主要型態，當產業的條件有所變遷後，競爭策略的廻擺也是理所當然。 
 
2012年台積電在28奈米平台製造Xilink Vertex-7 2000T FPGA（Field-Programmable Gate Array），這是在晶圓代工廠量產先進封裝的濫殤。注意，原先已經分割的晶圓製造和封測的2個價值鏈節點，又重新被整合在同一製造體系之下。 
 
FPGA是半導體產業快速測試IC線路的重要工具。在FPGA上一個晶片擁有數量龐大的電晶體，常常是同一邏輯製程中電晶體數目最高的晶片，因此FPGA晶粒的尺寸通常比較大，晶片的良率有相當的挑戰性。利用先進封裝CoWoS來製造FPGA的理由是先製造FPGA小晶片（chiplet）以提高良率，並且利用CoWoS的特性獲得較高頻寬、較低功耗、提升總電晶體數目等優勢。 
 
抽象一點來講，晶片製造在物性和電性接近自然極限時，創造新經濟價值的手段必須從以前單靠製程微縮延伸到封測、甚至到系統設計方面，這價值點創造的移動也誘發競爭模式的變遷。 
 
如果晶圓製造代工將委外封測整合入其生態系或公司只是單一公司的個別行為，2016年半導體產業將原先國際半導體技術路線圖（ITRS；International Technology Roadmap for Semiconductor）變更為異質整合路線路（HIR；Heterogeneous Integration Roadmap）則是國際半導體產業的集體意志。 
 
ITRS專注的是傳統電晶體的縮放（traditional transistor scaling），也就是晶片製程節點的進展；HIR則轉向推動異質整合、先進封裝與系統創新（system innovation）。這是個產業認知中里程碑式的變更：半導體創造價值的方向增加了！除了極少數幾家廠商還能在先進製程持續推進外，業界協力的價值創造方向已經轉向到單一晶片製造之外的領域，特別是多晶片、異質晶片的系統整合。 
 
這個趨勢不只發生在晶體製造的前、後端。

2024年初新思科技（Synopsys）合併Ansys（主要產品為工程模擬與分析），主要原因就是在目前半導體產業演化的趨勢下，自動化設計IC線路不能只考慮晶片本身的功能和效益。晶片置入先進封裝、系統組裝的諸種物理、化學、電磁等特性，在設計伊始時就必須納入考量。 
 
目前的晶片系統散熱考量當然是顯學。除此外，像晶片製作過程中的應力（strain）、電磁波的發射以及對處於同一堆疊其它晶片的影響、矽光子中光子的傳遞、消散以及光信號與電信號的轉換、以及在封裝後整個系統預計的表現等，都是在晶片設計時應該一路考慮到底的。也就是說，雖然仍做EDA的設計輔助本業，但是考慮的視野垂直整合完整的半導體的價值鏈，這就是新思科技從矽晶到系統（Silicon to Systems）策略。 
 
半導體產業趨勢又轉向垂直整合。只是與最先的統包式垂直整合有很大的差異。像在晶圓代工與OSAT的垂直整合—虛擬的或實際的—只專注在製造的領域，而新思科技只專注在設計自動化領域的垂直整合。 
 
許多在EDA還未問世時即已出現的概念如為可測試而設計（DFT；Design For Testability）、為製造而設計（DFM；Design For Manufacturing）、為可靠性而設計（DFR；Design For Reliability）、為系統而設計（DFS；Design For Systems）等現在都重新浮上檯面，成為企業的口號以及產品實施的重點。 
 
這個趨勢也與現在流行的工程詞彙「共同最佳化」（co-optimization）有極強的關連性。製程的緩步推進已經很難為半導體提供足夠的新經濟價值，譬如DRAM從1z推進到1a製程節點只能略為改善記憶體的密度，但是每個位元的成本已經降不下來；又如邏輯製程在過去可以在晶片設計時尋求效能和功率之間的均衡，做出速度夠快又不會發燙的晶片。

但在製程微縮變緩放慢後，晶片上沒有足夠的參數餘裕來兼顧二者，只能一味的追求極致的速度，而將提供電力和散熱問題留在先進封測與系統上去解決。共同最佳化的直白話就是將系統中每一成分單元和每一環節的餘裕都一起釋放出來，這就提供新垂直整合的堅實基礎。 
 
至少我們在製造和設計的半導體次生態區看到開始垂直整合的返祖現象，其他的次生態區譬如製造設備或者材料供應商怎麼重新定位自己、制定策略呢？