2D FET：先進製程面臨的挑戰

在2024年底剛開過IEDM的主題演講（keynote speech），二維場效電晶體（2D Field Effect Transistor；2D FET）及奈米碳管（carbon nanotube）被提起可能成為邏輯製程的未來技術。

奈米碳管FET在1998年被倡議後，逾1/4世紀終於初露曙光，原因是奈米碳管的管徑在製造過程中已經可以被有效控制。但是我認為2D FET是可能性更高的未來邏輯製程技術；除了產業界努力的推進研發之外，學術界對於2D材料地毯式的搜索以及物理、化學定性也發揮相當大的作用。

2D FET是2D維材料—僅有單層（monolayer）原分子的構造—做為通道（channel）材料的FET。1個FET中，一邊有源極（source）做為訊號載子（carriers；可以是電子或電洞）的來源，其傳導性質是金屬；中間是矽，傳導性質是半導體；另一邊是汲極（drain），用來收集載子，其傳導性質也是金屬。通道上的是二氧化矽，再上層的是閘極（gate），傳導性質是導電的。閘極施加電壓超過閾值電壓（threshold voltage）後，其電場會影響底下半導體的能帶（bandgap）分布，令其變成導體，載子就可以從源極流經通道抵達汲極被收集。

2D FET就是用2D半導體材料來替代矽半導體，這實在是一次半導體產業本質上的顛覆：原來選擇矽晶圓材料最主要的理由就是矽是最合適的通道半導體材料，現在還使用矽當基材的原因則是過去圍繞著矽所發展出來龐大的工程製造體系以及設備和智財。體系和投資都太龐大了，輕易動不得。

為什麼要使用2D半導體材料呢？這一切都要從短道效應（Short Channel Effect；SCE）談起。SCE是指製程微縮時，通道的長度隨之變短，因而產生對原先FET設計時預期功能的負面效應。原因是通道兩邊源極和汲極的電性已開始影響二者中間通道的性能表現了。

SCE並不是新課題，它從80年代開始、或者1um製程時就開始對製程微縮的工程形成持續的挑戰。1um有多「短」？矽的共價鍵長度是0.234um，1um是400多個矽原子，理論上它就是個塊材（bulk materials），但是IC設計工程師就發現汲極感應勢壘降低（Drain-Induced Barrier Lowering；DIBL）、閾值電壓滾降（threshold voltage roll-off）及亞閾值露電增加（increased subthreshold leakage）。用白話說，FET不太受控制，電壓沒提升到設定值就自行部分開啟，漏電了。

到了0.5um問題變得更加尖銳，除了以上的問題，因為通道變得更短，另外還產生熱載子注入（hot carrier injection）—載子因源極和汲極的高電場、克服材料位勢，跑到它不應該去的地方，譬如通道上方的氧化層，降低FET元件的性能及可靠性。

這些問題就是邏輯製程微縮所要面臨的主要挑戰之一。早期的解決方案包括輕摻雜汲極（lightly doped drain）、柵氧化層厚度的改進（refinements in gate oxide thickness）、對通道的施以應力（strained channel）以提高其電子遷移率（electron mobility）、逆行井（retrograde well）、光環植入（halo implant）、雙柵極氧化物（dual gate oxides）、淺構槽隔離（shallow trench isolation）等原先等較傳統的半導體工程手段。

到了更近年，問題益發嚴峻，比較不同的工程辦法產生了：一是採用不同的材料，譬如以金屬氮化鈦（TiN）替代導電的複晶（polysilicon），並佐以高介電質材料（high k dielectric materials）二氧化鉿（HfO2）代替原先氧化層的材料二氧化矽，用以重拾對通道開關電流的控制。

另一個方向是大幅改造FET的結構，譬如在14nm變為主流的FinFET（鮨式FET），其本身就是3D結構，用以替代原先的2D平面結構（2D planar），這樣的想法持續進行中，包括現在正在量產的GAA nanosheet（環柵奈米片）以及未來的CFET（complementary FET；將NFET及PFET以堆疊而非並排的方式結合，以節省一半的晶粒尺寸），都是以新的結構來持續推進FET的效能、功耗以及面積的表現。

這方面的製程推進雖然與beyond Moore的先進封裝不同而被稱為more Moore，但是可以發現現在其技術創造經濟價值的方法，已與較狹義的微縮以及傳統半導體工程手段的方式有所不同：是利用新材料、新元件架構乃至於新物理機制創造新經濟價值。這也意味著半導體研發競爭開啟典範轉移的新篇章。