如果一個產業的2種競爭策略在不同時間都有可能成為產業的主要型態，當產業的條件有所變遷後，競爭策略的廻擺也是理所當然。2012年台積電在28奈米平台製造Xilink Vertex-7 2000T FPGA（Field-Programmable Gate Array），這是在晶圓代工廠量產先進封裝的濫殤。注意，原先已經分割的晶圓製造和封測的2個價值鏈節點，又重新被整合在同一製造體系之下。FPGA是半導體產業快速測試IC線路的重要工具。在FPGA上一個晶片擁有數量龐大的電晶體，常常是同一邏輯製程中電晶體數目最高的晶片，因此FPGA晶粒的尺寸通常比較大，晶片的良率有相當的挑戰性。利用先進封裝CoWoS來製造FPGA的理由是先製造FPGA小晶片（chiplet）以提高良率，並且利用CoWoS的特性獲得較高頻寬、較低功耗、提升總電晶體數目等優勢。 抽象一點來講，晶片製造在物性和電性接近自然極限時，創造新經濟價值的手段必須從以前單靠製程微縮延伸到封測、甚至到系統設計方面，這價值點創造的移動也誘發競爭模式的變遷。 如果晶圓製造代工將委外封測整合入其生態系或公司只是單一公司的個別行為，2016年半導體產業將原先國際半導體技術路線圖（ITRS；International Technology Roadmap for Semiconductor）變更為異質整合路線路（HIR；Heterogeneous Integration Roadmap）則是國際半導體產業的集體意志。 ITRS專注的是傳統電晶體的縮放（traditional transistor scaling），也就是晶片製程節點的進展；HIR則轉向推動異質整合、先進封裝與系統創新（system innovation）。這是個產業認知中里程碑式的變更：半導體創造價值的方向增加了！除了極少數幾家廠商還能在先進製程持續推進外，業界協力的價值創造方向已經轉向到單一晶片製造之外的領域，特別是多晶片、異質晶片的系統整合。 這個趨勢不只發生在晶體製造的前、後端。2024年初新思科技（Synopsys）合併Ansys（主要產品為工程模擬與分析），主要原因就是在目前半導體產業演化的趨勢下，自動化設計IC線路不能只考慮晶片本身的功能和效益。晶片置入先進封裝、系統組裝的諸種物理、化學、電磁等特性，在設計伊始時就必須納入考量。 目前的晶片系統散熱考量當然是顯學。除此外，像晶片製作過程中的應力（strain）、電磁波的發射以及對處於同一堆疊其它晶片的影響、矽光子中光子的傳遞、消散以及光信號與電信號的轉換、以及在封裝後整個系統預計的表現等，都是在晶片設計時應該一路考慮到底的。也就是說，雖然仍做EDA的設計輔助本業，但是考慮的視野垂直整合完整的半導體的價值鏈，這就是新思科技從矽晶到系統（Silicon to Systems）策略。 半導體產業趨勢又轉向垂直整合。只是與最先的統包式垂直整合有很大的差異。像在晶圓代工與OSAT的垂直整合—虛擬的或實際的—只專注在製造的領域，而新思科技只專注在設計自動化領域的垂直整合。 許多在EDA還未問世時即已出現的概念如為可測試而設計（DFT；Design For Testability）、為製造而設計（DFM；Design For Manufacturing）、為可靠性而設計（DFR；Design For Reliability）、為系統而設計（DFS；Design For Systems）等現在都重新浮上檯面，成為企業的口號以及產品實施的重點。 這個趨勢也與現在流行的工程詞彙「共同最佳化」（co-optimization）有極強的關連性。製程的緩步推進已經很難為半導體提供足夠的新經濟價值，譬如DRAM從1z推進到1a製程節點只能略為改善記憶體的密度，但是每個位元的成本已經降不下來；又如邏輯製程在過去可以在晶片設計時尋求效能和功率之間的均衡，做出速度夠快又不會發燙的晶片。但在製程微縮變緩放慢後，晶片上沒有足夠的參數餘裕來兼顧二者，只能一味的追求極致的速度，而將提供電力和散熱問題留在先進封測與系統上去解決。共同最佳化的直白話就是將系統中每一成分單元和每一環節的餘裕都一起釋放出來，這就提供新垂直整合的堅實基礎。 至少我們在製造和設計的半導體次生態區看到開始垂直整合的返祖現象，其他的次生態區譬如製造設備或者材料供應商怎麼重新定位自己、制定策略呢？

在半導體產業發展迄今的70幾個年頭，有一甲子的時間整個產業的動向是解構產業價值鏈，變成單獨的價值鏈節點（value chain node）。 在1950~70年代，最早期的半導體公司如仙童半導體（Fairchild Semiconductor；1957）、美國無線電公司（RCA Semiconductor；1960s）、通用儀器（General Instrument；1960s）、德州儀器（Texas Instrument；1951）、摩托羅拉半導體（Motorola Semiconductor；1949）等，這些公司在今日半導體產業的分類都是清一色的整合設備製造商（IDM；Integrated Device Manufacturer）。 現在的IDM多指從晶片設計、晶片製造、晶片封測一路走到底的垂直整合公司，但是彼時的IDM更名符其實—它們連半導體製造及封測設備都可以一併自己製造，在50年代，這是主流。60年代，才逐漸轉向使用專業設備製造商的產品；70年代後，使用協力廠商製作的半導體製造設備才成為業界的主流業態。現在重要的半導體設備廠商如東京威力科創（Tokyo Electron；1963）、應用材料（Applied Materials；1967）等就是在60年代才成立的。 更有甚者，這些半導體晶片製造廠商本身就是電子系統廠商的一部分或者子公司，其本身成立的部分目的就是進入新科技領域以及垂直整合零、元件部分進入系統。以後進入半導體製造業的日韓廠商更是如此，其母公司幾乎清一色都是電子系統的製造商。 至於IC線路設計，當然在公司內部完成，而且因為當時的IC線路相對簡單，人工設計是常見做法（common practice）。 只有在化學用品上，半導體公司才委外向一般的化學材料公司訂制，譬如信越化學（Shin-Etsu Silicon；1953）和勝高（Sumco；1953）等。 所以在半導體產業發展的初期，現今所看到半導體產業價值鏈各節點譬如IC設計、製造設備、晶圓製造、封裝測試等，在早期的半導體產業的競爭樣態中主要以垂直整合的方式在價值鏈中獲取儘最多的價值節點以擴大競爭優勢，而反映出的公司型態就是IDM。 日月光（ASE Technology Holding；1984）和矽品（SPIL；Siliconware Precision Industries；1984）出現後開始將封裝測試從垂直整合的半導體價值鏈分割出來；雖然艾克爾（Amkor Technology；1969）很早就成立以委外組裝和測試（OSAT；Outsourced Semiconductor Assembly & Test）為主要業務的公司，但是到了日月光和矽品等出現之後，OSAT才為半導體產業的主流。 台積電（TSMC；1987）的出現讓製造價值鏈節點的分割更進一步。代工不是創新，專業代工（pure-play foundry）才是。 其實之前的IDM廠很多也都兼營代工，用以提高製造設備的稼動率（utilization rate），增加收入。如果不是這樣，也很難理解為什麼在80年代初、中期的IC設計、無晶圓廠（fabless）公司如高通（Qualcomm；1985）等如何開展他們的產品製造了。 專業代工模式初期的優勢比較，展現於客戶信賴與生態系的打造。一直到2000年後，DRAM先因為電容微縮的困難，拱手讓出半導體產業技術驅動者（technology driver）的位置、Flash短暫的替手後，邏輯製程成最終的半導產業技術驅動者。這時候專業代工模式的技術研發規模經濟開始發揮顯著效益，與IDM的商業模式競爭，在多個半導體次領域中取得優勢。 在半導體產業發展的一甲子中，產業發展的方向朝向解構產業高度整合的價值鏈，變成單獨存在的價值鏈節點，如電子設計自動化（EDA；Electronics Design Automation）、製造設備、材料、晶圓製造代工、委外組裝及測試等，並且在各價值鏈節點上，利用專注所造成的規模經濟取得競爭優勢。 特別是在邏輯線路的領域中，這個專注於單一價值節點的策略逐漸取得優勢。但是這個模式並不是在所有半導體次領域中都靈光。譬如在功率元件令域中，IDM廠商還是主流，並且大多主要廠商都是從線路設計一路做到模組（module）；記憶體產品到目前也還是以IDM為主要經營型態，原因另外為文論述。 裂解垂直整合的價值鏈成為各自獨立的價值鏈節點還能取得更高效率的運作和利潤，自有它的深層技術原因：此時的半導體發展在核心的環節如設計、製造、封測等都還留有相當的物性和電性的餘裕，各相鄰的價值節點之間可以靠共同約定的標準介面來協作，毋需太多額外的溝通，因此獨立、專注的價值節點經營可行，並且可以建立規模經濟，特別是在技術研發方面。這一點對於以後產業型態的發展持續佔有重要的影響力。

2D材料代表物質石墨烯（graphene）在2004年被發現，迄今已逾20餘年。2D材料能被迅速被推上半導體界元件研發檯面，學術界功不可沒，未來還會是如此。 2D材料為何會被應用於半導體先進元件的製程之中？原因還是要克服先進製程的短通道效應（Short Channel Effect；SCE）的負面效果。 在通道尺度的微縮過程中，通道厚度也必須跟著持續微縮，就是減薄。但是變薄的通道會造成新的問題。首先，它會使SCE益發嚴重。另外，量子效應出來了。 具體的SCE相關負面效應包括漏電流（leakage current）增加、閾值電壓變化（threshold voltage variability）、汲極感應勢壘降低（Drain-Induced Barrier Lowering；DIBL）、載子（carriers；電子或電洞）通道狹窄等。 量子效應則主要指量子限制（quantum confinement），會在通道裡形成新的離散能階（discrete energy levels），因而使載子容易發生散射，降低載子的遷移率。 用2D材料來替代過於單薄的矽通道有點令人匪夷所思，因為2D材料乃是至薄之物－它只有單一層（monolayer）原分子。 以下面將述及的MoS2為例，它一層的厚度僅有0.7nm。 2D材料能夠當成通道使用是因為2D材料的主要特性之一：它的原分子所形成二維的平面中，所有原分子的共價鍵在形成二維平面時完全與鄰近原分子相互結合而耗盡，沒有多餘的、空閒的懸空鍵（dangling bond）。因而如果堆疊多層2D材料－譬如堆疊多層石墨烯變成石墨，層與層之間也只會產生微弱的凡德瓦力（van de Waals force；基於兩層之間電偶極相互吸引的力，遠比兩層材料直接鍵結的力為弱），這是為什麼石墨烯可以從石墨塊材上用透明膠帶（scotch tape）先粘住，然後再只撕一層石墨烯下來的原因。 材料若帶有懸空鍵，容易吸附、聚積載子，對於流經附近的載子容易發生散射，降低載子遷移率，增加電阻及功耗。2D材料顯然沒有這個問題。像最先發現的石墨烯由於等效電子質量為0，遷移率高達106 cm2/Vs，接近光速的100分之1。可惜石墨烯是半金屬（semimetal），也就是說即使FET閘極不施加電壓，通道還是導電的。它不是可以用電場控制開關的半導體。 從已知的2D材料中選取合適的通道材料有講究的，在傳導性質上它先得是個半導體，再者它的載子遷移率要高，這是當FET通道的起碼條件。 2D材料中有一個族群叫過渡金屬二硫屬化合物（Transition Metal Dichalcogenide；TMD），這是學術界最先研究的領域之一。經過上述兩個條件的篩選，二硫化鉬（molybdenum disulfide；MoS2）適合做n-FET的通道材料；二硒化鎢（tungsten diselenide；WSe2）則適合p-FET，原因是2種2D材料在成長過程中如果有自然缺陷（defects）的話，容易形成相對的n、p電性，效果有如n、p摻雜（doping）。 有了合適半導體材料當通道後，還得有合適的金屬與之匹配，在通道兩邊才能形成源極和汲極。主要的考量是在通道和金屬之間要能夠形成較低的肖特基勢壘高度（Schottky barrier height），使得載子能順利通過介面、降低電阻和功耗。依此選擇條件，適合MoS2的金屬材料為銅（Cu）和鈦（Ti），適合WSe2的金屬材料為鉑（Pt）和鈀（Pd）。 不過以上的材料考量是基於原先僅有已知1,000餘種2D材料時的最佳材料選擇。2024年發表的學術論文中，AI一口氣又搜尋出50,000多種新2D材料，工程上的選擇得重新評量一番。 在選定源極、通道、汲極的材料之後，自然還有許多的工程問題要著手解決，譬如如何將2D材料置放於晶圓上？先在其它地方生產然後轉印（transfer）到二氧化矽上，抑或者直接在二氧化矽上直接用傳統半導體工藝長薄膜？前者工序繁複，後者缺陷較多；工程從來都是妥協與取捨的考量。 2D FET什麼時候會上場呢？Imec的技術路線路顯示是在CFET之後；亦即在A7之後逐漸入場，到A2成為主流。 聽起來有點天方夜譚，但是別讓那些已經與現實量度完全脫節的節點命名所迷惑；N2不是真的2nm，A2也不是2 Angstroms。A2節點的半金屬間距（half metal pitch；過去最早用以描述製程真實臨界尺度的量度）大概在6~8nm之間，這長度至少還容得下25~30個MoS2分子共價鍵。 再進一步的2D FET演化可以是用2D金屬材料來做源極和汲極，形成真正的2D FET—各FET全都落在一個單層平面之內了。材料選擇的考慮因素除了上述儘量降低介面之間的肖特基勢壘外，還要注意介面兩邊的晶格型態以及晶格常數是否可以容許順利的鍵接。這些工程問題的解決方式的線索，首先來自於第一原理計算（first principles calculation）以及AI的材料搜尋，計算力變成工程實驗的先導。 這裡我們看到一個半導體產業有趣的現象。先進製程的應用絕大部份是為了高效能、AI晶片的製造，而這些晶片反過來又被用於半導體製程良率的提升以及新材料的開發。這是一個關係密切的良性循環，也許是半導體產業還能持續往more Moore這條路繼續前進的新動力。

在2024年底剛開過IEDM的主題演講（keynote speech），二維場效電晶體（2D Field Effect Transistor；2D FET）及奈米碳管（carbon nanotube）被提起可能成為邏輯製程的未來技術。奈米碳管FET在1998年被倡議後，逾1/4世紀終於初露曙光，原因是奈米碳管的管徑在製造過程中已經可以被有效控制。但是我認為2D FET是可能性更高的未來邏輯製程技術；除了產業界努力的推進研發之外，學術界對於2D材料地毯式的搜索以及物理、化學定性也發揮相當大的作用。2D FET是2D維材料—僅有單層（monolayer）原分子的構造—做為通道（channel）材料的FET。1個FET中，一邊有源極（source）做為訊號載子（carriers；可以是電子或電洞）的來源，其傳導性質是金屬；中間是矽，傳導性質是半導體；另一邊是汲極（drain），用來收集載子，其傳導性質也是金屬。通道上的是二氧化矽，再上層的是閘極（gate），傳導性質是導電的。閘極施加電壓超過閾值電壓（threshold voltage）後，其電場會影響底下半導體的能帶（bandgap）分布，令其變成導體，載子就可以從源極流經通道抵達汲極被收集。2D FET就是用2D半導體材料來替代矽半導體，這實在是一次半導體產業本質上的顛覆：原來選擇矽晶圓材料最主要的理由就是矽是最合適的通道半導體材料，現在還使用矽當基材的原因則是過去圍繞著矽所發展出來龐大的工程製造體系以及設備和智財。體系和投資都太龐大了，輕易動不得。為什麼要使用2D半導體材料呢？這一切都要從短道效應（Short Channel Effect；SCE）談起。SCE是指製程微縮時，通道的長度隨之變短，因而產生對原先FET設計時預期功能的負面效應。原因是通道兩邊源極和汲極的電性已開始影響二者中間通道的性能表現了。SCE並不是新課題，它從80年代開始、或者1um製程時就開始對製程微縮的工程形成持續的挑戰。1um有多「短」？矽的共價鍵長度是0.234um，1um是400多個矽原子，理論上它就是個塊材（bulk materials），但是IC設計工程師就發現汲極感應勢壘降低（Drain-Induced Barrier Lowering；DIBL）、閾值電壓滾降（threshold voltage roll-off）及亞閾值露電增加（increased subthreshold leakage）。用白話說，FET不太受控制，電壓沒提升到設定值就自行部分開啟，漏電了。到了0.5um問題變得更加尖銳，除了以上的問題，因為通道變得更短，另外還產生熱載子注入（hot carrier injection）—載子因源極和汲極的高電場、克服材料位勢，跑到它不應該去的地方，譬如通道上方的氧化層，降低FET元件的性能及可靠性。這些問題就是邏輯製程微縮所要面臨的主要挑戰之一。早期的解決方案包括輕摻雜汲極（lightly doped drain）、柵氧化層厚度的改進（refinements in gate oxide thickness）、對通道的施以應力（strained channel）以提高其電子遷移率（electron mobility）、逆行井（retrograde well）、光環植入（halo implant）、雙柵極氧化物（dual gate oxides）、淺構槽隔離（shallow trench isolation）等原先等較傳統的半導體工程手段。到了更近年，問題益發嚴峻，比較不同的工程辦法產生了：一是採用不同的材料，譬如以金屬氮化鈦（TiN）替代導電的複晶（polysilicon），並佐以高介電質材料（high k dielectric materials）二氧化鉿（HfO2）代替原先氧化層的材料二氧化矽，用以重拾對通道開關電流的控制。另一個方向是大幅改造FET的結構，譬如在14nm變為主流的FinFET（鮨式FET），其本身就是3D結構，用以替代原先的2D平面結構（2D planar），這樣的想法持續進行中，包括現在正在量產的GAA nanosheet（環柵奈米片）以及未來的CFET（complementary FET；將NFET及PFET以堆疊而非並排的方式結合，以節省一半的晶粒尺寸），都是以新的結構來持續推進FET的效能、功耗以及面積的表現。這方面的製程推進雖然與beyond Moore的先進封裝不同而被稱為more Moore，但是可以發現現在其技術創造經濟價值的方法，已與較狹義的微縮以及傳統半導體工程手段的方式有所不同：是利用新材料、新元件架構乃至於新物理機制創造新經濟價值。這也意味著半導體研發競爭開啟典範轉移的新篇章。

日本的半導體產業還遠不到需要文藝復興的程度，中世記的黑暗從未來過。在上游的半導體材料市場日本仍佔近一半，處於絶對宰制的地位；機器設備市場也佔3分之1左右，仍然有很強的話語權。在NAND Flash、功率元件、車用半導體等元件領域均名列前茅，CIS亦如半導體材料一樣，撐起半邊天。 即使是日本自己認為積弱的半導體製造，也只是停滯在40奈米。當年只因為研發的規模不夠，所以停滯不前。如今事隔多年，想要重新推動鄰接世代技術比當年要簡單多了。但是日本志在先進製程。 肩負重振日本半導體先進製造重任的是Rapidus。Rapidus會長東哲郎曾說Rapidus面臨3個挑戰， 東哲郎還說他當初也考慮過發展成熟製程，他講的成熟製程大概是7~28奈米之間的製程。他的顧慮是既存公司的設備大概已折舊殆盡，Rapidus以一個新進者使用新設備、高折舊費會讓競爭增加難度。 這個理由其實沒有那麼決定性，卻恰巧幸運的避開自2018年中美貿易戰後中國廠商對於半導體製程設備的連續防禦性備貨採購。這些積累的設備採購當然會轉變成產能。到了2027年時，預計中國的成熟製程產能會佔全世界的一半。而成熟製程市場的紅海其實早已開始了，看看各成熟製程代工廠的稼動率雖然維持高檔，而利潤率都逐漸下滑即可知曉。這是一個Rapidus幸運的正確抉擇。 東哲郎認為Rapidus主要的挑戰有三：技術是否能真正量產、客戶與市場定位以及籌資問題。在我來看，問題還可以再簡化。第一個是是否可以研發出2奈米製程的原型（prototype）?以日本過去的積累以及科技的實力，我認為答案是肯定的，只是時間長短的問題。但是能否進入量產，有經驗的問題，也有客戶的問題。 Rapidus的合作夥伴多是比較像研究機構的單位，像IBM、Imec、Leti等。譬如IBM最後的量產技術節點22奈米 SOI都是近10年以前的事了。之後在量產技術發生的重大變化包括AI、與先進封裝的整合等大概率是有知識、沒實務經驗的。這一點會讓量產的過程走得比較艱辛。 量產的過程需要有適合的產品來驗証製程，這個條件的成就，和顧戶與公司的定位有關。 從時間的縱深以及產業的格局來看，Rapidus的挑戰還有2個，一個是重新切入半導體先進製造的時間，一個是規模經濟，而這二者是相互關連的。 Rapidus從2奈米做起，這已相當接近摩爾定律的後段；想一想，矽的共價鍵長度不過也只0.234奈米，2奈米的長度也不過只是8個矽共價鍵長。雖然現在因為電晶體有3D結構，技術節點的命名並不真的代表臨界尺度（critical dimension），但是製程的進展已不能用簡單的微縮（shrinking）二字來形容。 從14奈米的FinFET，製程從平面變得立體；3奈米後，製程變成GAA nanosheet；A71下可能會改採CFET；A3以下有可能採取2D FET。 這些製程的推進與以前製程演進式的微縮大不相同。每一次新製程的元件都在電晶體結構、甚至在材料上有突變式的變遷。更要命的是這些變遷往往只能支撐個2、3個世代。 2、3個世代就要量子式躍遷的製程推進，意味著龐大的研究經費以及快速的研發經費攤提。這一切都需要從營業利得去找回，這也看出規模經濟的必要性。 然後東哲郎的另外2個挑戰就自然浮現了。 Rapidus的原始資金73億日圓由8家商社分攤。從2022年以來迄今日本政府投入近1兆日圓，原始資金與之相較顯得微不足道，但這只是就到2027年每月量產25,000片的花費。之後的擴張產能以及下世代製程的研發—如果是一家正常的資本主義商業公司—要從自己的盈餘中去投入、或另行募資。 照半導體產業過去的經驗，一家公司的營業額若佔全世界市場15%以上，就有能力做持續的、獨立的先進製程研發。這也解釋為什麼許多代工業者都策略性的止步於14奈米。上述的15%是在過往製程以微縮方式發展的年代的數據，對於現在快速變遷的先進製程，市佔率可能要更高一些，才可能攢夠錢做下世代製程研發。 製程研發所需要規模經濟讓Rapidus在市場定位上陷入兩難：如果維持較小營運規模，的確可以依靠利基市場存活，但是無法積存足夠盈餘持續做下世代製程研發；如果要擴大市佔率，勢必要進入主流市場及製程，無可避免的要與壟斷市場的寡頭直接交火。對於一家新創，這樣的自我定位可不妙。 所以Rapidus遇到的3個挑戰其實只是日本選擇在最困難的時間重回半導體製造環節：製程量子躍遷、產業近乎壟斷。如果在65、40奈米的時節重返，日子可能好些，但是歷史沒有如果。 所幸也因為晶圓製造環節製程發展困難，半導體產業創造價值的重擔有一部分逐漸由先進封裝肩挑起來，而先進封裝是日本過去的強項之一，這也許是機會之一。

最近半導體產業有2塊領域開始發生顯著的市場型態變遷，一塊是標準型DRAM，另一塊是成熟邏輯製程。這兩個領域是獨立領域，現在變化發生的原因類似。DRAM市場的變化是已經早早被預期的，現在才顯著發生才是意料之外。以三星電子（Samsung Electronics）為例，2010年進入30奈米量產製程，費了4年才遷移往20奈米，這已經花了過去摩爾定律所需2倍多的時間。進入10幾奈米世代後，更是舉步維艱。往往得花1、2年的時間才能向前推進2奈米。到1b（大概約12奈米）製程後，EUV必須派上用場。雖然可以減少一些多重曝光的程序，但是成本未必下降。EUV的折舊是成本中的一大塊。DRAM會先遇到摩爾定律壁障是半導體產業的通識。DRAM用來顯示資料的單元是電容上的電子。電容上的電子會隨時間而流失，資料需要用刷新電流（refresh current）來更新、維持正確性。電容值（capacitance）愈大，資料可以維持得更久。電容值與電容的面積成正比，但是製程微縮卻是讓整個元件的基地面積縮小—即使現代電容承載電子的面積其實已是垂直站立的—電容值要維持在一定的數值變得異常困難。這讓DRAM製程微縮舉步維艱。DRAM面臨摩爾壁障意味著什麼？除非有新的科技創新能突破目前所面臨的微縮與電容值方向衝突的困境，譬如3D DRAM、無電容（capacitorless DRAM）等真正能替代現行的DRAM的架構，DRAM製程的龜速演進快到盡頭了。DRAM仍是電子產業的必需品，市場很長一段時間內不容或缺。但DRAM不再是高科技產業，意即它創造經濟價值的方式不再依賴於持續的研發再投入，特別是製程的微縮；它也不是不能賺錢了，只是它的成功方程式已經變更了。雖然DRAM製程只能緩慢爬行，10幾奈米的廠房設備和極其精細的製程以及大量的資深工程師還是造成極高的進入障礙。兼之，DRAM產業也早已進入寡頭壟斷的產業型態，即使DRAM產業早已不具備高科技產的創造價值型態，在過去DRAM產業仍然難以進入。打破這脆弱平衡局面的因素是美中貿易對抗。2018年後，中國的半導體自給率的要求讓巨量資金注入這個產業，規模經濟優勢以及寡頭壟斷的情勢逐漸瓦解。DRAM產業，除了與AI發展息息相關的HBM還保有較多的持續技術創新價值外，將進入與之前完全不同的營運以及競爭模式。成熟的邏輯製程本質上也有類似的處境。成熟製程是研發先進製程後的價值最大利用，被應用於一些特定產品性價比高最適製程。要新進入這個產業，除了有上述的DRAM產業進入障礙之外，新進者也要面對先進者研發經費攤提、設備折舊完成的競爭優勢。同樣的，成熟製程的經濟價值產生也不是主要靠製程微縮。以Sony的CIS為例，從2004年的90奈米到2024年的28奈米，20年間不過只前進3個世代。其中的價值創造主要在背面照明（backside illumination）、以銅混合鍵合（copper hybrid bonding）的先進封裝整合入邏輯乃至於DRAM晶片等。所以成熟製程的節點本身也不是以高科技產業的勝利方程式來營運和競爭。將此一事實清楚擺上檯面的驅動因素，也是美中貿易對抗下中國對半導體元件自給率的要求。這些開始浮現的半導體產業真實面貌，對於想進入或著重新進入半導體產業的國家也許來的及時—半導體產業不全然是高科技產業。要踏入高科技產業、享受高科技產業持續的成長以及超額的利潤，還要避開尖銳的競爭；抑或先從比較可及的成熟製程半導體入手，卻要避開已隱隱像紅海的雷區？做怎麼樣的選擇、採取怎麼樣的策略，這是個大哉問！延伸報導專講堂：新興國家發展半導體產業的挑戰

在經歷疫情期間半導體元件的匱乏，以及中美貿易的壁壘分明之後，半導體及AI似乎成為國家主權的象徵。不管是已開發國家或新興國家，都把發展此二產業列為重要國家策略；AI要主權，半導體要自給自足。這也是為什麼COMPUTEX和SEMICON Taiwan這兩年訪客絡繹不絕、盛況空前的原因。對於新興國家，發展半導體產業將面對艱難的抉擇：要先發展半導體產業價值鏈中的哪個環節、採用什麼樣的發展策略都是問題。缺乏經驗的政府通常要將問題訴諸外國顧問或顧問公司，這是理所當然。許多政府的意志很集中在半導體製造的環節，意即晶圓廠和封測廠。即使這個環節還有很多的選項，譬如業務模式、切入的技術節點、上下游整合的程度等，但是這些顧問或顧問公司們對不同發展階段、不同國家稍早之前給的建議卻有驚人的相似性：晶圓廠的建議都集中在12吋廠、28奈米製程、代工模式。這個模式似乎適用於東南亞、南亞、乃至於中東！做這樣建議的理由主要因為28奈米是摩爾定律在成本演化的終點：每個電晶體的成本曲線，在28奈米此一技術節點達到最低。這一論述無可厚非，但是半導體不僅比成本，也比效能和功耗，是以28奈米以後製程仍持續前行。接下來是建廠成本的論述。蓋1座每月投產5萬片、邏輯製程28奈米的晶圓廠，預算在60億美金之譜。但是如果再推進一個製程節點到22奈米，蓋廠預算會驟升到90億美金。主要原因是22奈米的製程加入金屬閘極（metal gate）、高介電值氧化層（high k dielectric）等新元素，而且多重曝光（multiple exposures）的需求增加等因素。從28奈米到22奈米，在資金和技術方面都面臨門檻。但是有另外幾個因素似乎不在這些顧問們的雷達範圍內。第一個是技術來源。如果是新興國家，要不就是招商引資，要不就是國家補助並且取得技術授權。如果是既存的半導體廠，相當大的設廠機率會選擇在產業生態相對成熟的區域。如果是後者，28奈米量產技術授權幾乎沒有先例—沒有廠商願意去培養潛在的競爭對手。接下來是業務模式，代工是涵蓋半導體生態區最廣泛的業務模式。它包括矽智權、IC設計服務、晶圓製造廠，甚至可能包括先進封裝測試廠。對於一個新進入半導體產業的國家，很難所有的生態區塊都護得周全。另外，代工做的是像餐廳的事業，要容許顧客點菜，手藝要面面俱全。不似IDM像披薩店，只賣一種產品，一技行天下。對於新進者，前者顯然困難許多。再來是開發過28奈米邏輯製程的工程人員。即使有技轉的製程，還是需要有人能將技術導入量產，而合適的人選莫過於有開發28奈米製程經驗的工程師。一個2,000人的廠，即使高度使用人力槓桿，至少也要有50~100名資深研發工程師來帶動整體團隊。然而熟悉這個領域的人都可以稍為盤點一下現在這個領域、並且願意變動工作地點的人數，要建立一支適格的28奈米工程團隊可能比籌資更困難。最後是市場競因素。中國在中美貿易戰前的半導體設備購買約佔世界市場的4分之1強，之後因為衝突可能進一步升高而儲備採購，市場佔比連續提升到2023年的近3分之1，預計到2025年才可能稍有所滑落。中國連續採購半導體設備導致的結果也很明顯。到2027年，中國成熟製程預計佔全世界市場近半。其實不用到2027年，2024年中國的內需市場已經很卷了，而且競爭也外溢到外部市場。對於給建議的顧問或顧問公司們，不考慮這些已發生數年的市場事實，叫這些新投資的公司或國家一股腦往紅海市場中鑽，合適嗎？所幸漸漸有比較清醒的，建議方向轉向封測。封測如果是傳統的封測而且是既存外國IDM公司的後段，營運和業務自然沒有問題，蓋建的經費也較小，大概在3到5億美元之間。挑戰在於招商，是衡量政府獎勵、基礎設施、人力資源、運籌、市場等因素後的綜合考量。但如果是OSAT，業務來源就可能成為問題。開發遠端晶圓廠後段業務存在些障礙。而且如果只做傳統封測，次產業的含金量稍嫌不足，未必符合政府發展高科技的期望，也有已經發展很長時間傳統封測業而淹留於此、止步不前的先例。先進封裝有較高的創新內容，在此時稱得上高科技產業。但是先進封裝需與晶圓製造、甚至IC設計密切的合作。單獨存在的先進封裝廠很尷尬的，除非是像Amkor在越南的廠，如果業務承接以及上下游的協作起初可以由總部建立運作聯繫，也是有機會走向坦途的。先進封裝利潤較高，是許多既存封測業務移動的方向。但是先進封裝技術門檻當然也較高，而且封測技術猶如過去半導體元件製造技術的摩爾定律，還在持續移動之中，最終也要以規模經濟較量投入研發的能量。半導體產業無處可以契入了嗎？當然不是。只是當顧問們面對產業的生態分布以及發展的規律要講究明白，別將客戶一頭領向看似理所當然的生態領域，實則早已是汪洋的紅海一片。

如果光子可以如電子般的攜帶訊息，自然它可以同時應用於通訊和計算。 光子最早應用於遠距通訊，譬如過去網際網路應用中以光纖替代電話線，自然是以光子替代電子來攜帶訊息。 最近光子通訊再被提上檯面是因為AI伺服器。未來大部分通訊會發生在晶片與晶片之間、伺服器與伺服器之間，巨量的訊息傳輸是目前訊息的處理、傳輸中最損耗能量的部分。 但是現在伺服器晶片的設計於傳統PPA（Performance、Power、Area）的考量中傾向對於效能的追求，低功耗與散熱的需求在設計階段就顧不上了，只好在製程與先進封裝中講究。這是矽光子被排到半導體時程上的最大動力。 光子能用於通訊，能否用於計算呢？在1960、70年代發明雷射、類比訊號處理時，光子計算（photonic computing）的概念就啟動了，80年代開始研發光子元件。90年代要走向應用、量產時，為時已晚。90年代初的先進製程大慨在0.5~0.8微米之間，但是光子元件的尺度大多在微米以上，在晶圓上難以製作出功能可以與電子元件匹敵的產品。之後，就愈差愈遠了。 光子計算再度被認真考慮也是因為AI的興起。AI的計算，不管是卷積神經網路（Convolutional Neural Network；CNN）或者是在大型語言模型中使用的變換器（transformer）模型，其最底層的計算都是矩陣乘法的平行運算。資料量大，但是演算法相對單一，這是光子計算的良好應用場域。 2016年沈亦晨（Yichen Shen）及其研究夥伴提出用光子計算來處理深度學習的想法。 光子元件種類繁多，在此應用被選中當成類似半導體線路基礎元件電晶體的是馬赫-曾德干涉儀（Mach-Zender Interferometer；MZI）。 MZI是矽光子的基礎元件，常用來調制（modulate）光的相位（phase）。當光進入MZI後，首先經過分光器（splitter），光被分離成2束而在個別的光路（optical path）上前進。在其中一條光路上光不再受任何作用；另一條光路上，有一個可控的電壓可以施加在光路的構成物質，改變物質的折射率（refractive index），進而改變在此光路上光的相位。最後2條光路上的光再合併（recombine），二者會相互干涉。如果其中有一光路受到相調控，2束光會形成破壞性干涉（destructive interference），而在2個光路出口所測得的光強度（intensity）會有所不同。這就是MZI可以如電晶體用於計算的原理。 MZI就是光積體電路（Photonics Integrated Circuit；PIC）的基礎單元，利用MZI可以組成光積體電路來計算矩陣相乘，這就是光子計算於AI的應用場域。 光子計算可以利用薛汀格微梳（Schrodinger microcomb）大幅提高計算效能。薛汀格微梳是用連續波（continuous wave）雷射光源分離為在頻率空間等間距的多重光源，可以用於平行計算。一個微梳可以產生數十乃至於數百個頻率的光線，用於平行計算。在某種程度上，薛汀格微梳大幅的彌補一般光元件尺度較大的缺陷。 2016年光子計算方案提出時，矽光子的技術離成熟還很遠。在過去「異質整合藍圖」（Heterogeneous Integration Roadmap；HIR）進程中，2020年矽光子才會上場，實際上矽光子的量產時程遠遲於此。 最近提議的用鉭酸鋰（LiTaO3）來做矽光子元件，進一步提高用MZI來做光子計算的可行性。 鉭酸鋰在5G世代已開始使用，是與半導體製程相容的材料。它的製作成本低，且有幾個物理特性適合MZI的製作。1. 低雙折射性（low birefringence），線路設計簡單，可以提高光元件密度；2. 低光學損耗（low photon loss），傳導信號容易維持；3. 可以製作高效能MZI。用它做的MZI可達40 GHz的電光頻寬（electro-optical bandwidth），並且擁有1.9V•cm的半波電壓長度積（half wavelength voltage length product，這數字代表使光相位反轉180°所需的電壓乘以長度，愈小愈容易調製相位）。 光子計算理論上速度快、功耗低，是現在計算面臨各種物理壁障的可能出路之一。過去因為矽光子的技術未臻成熟，光元件的尺寸遠大於微電子元件的尺寸，所以光子計算一直未能浮上檯面。現在藉著AI伺服器的興起驅動矽光子技術的發展，獲得額外的產業推動助力，搭乘順風車。應用上選擇與AI高度相關的ASIC類型的計算，再看能否有個起始的立足點。

好笑的是這條中央社發的消息持續被其他媒體引用，引發後續討論。我以為台灣是半導體之域，媒體至少有起碼的半導體ABC知識。別鬧了，8nm！這個訊息內容內容有不一致的地方，氟化氬（ArF）雷射的波長是193nm，氟化氪（KrF）雷射的波長才是248nm。從另外2個數據來看，248nm幾個字比較有可能是誤植。用氟化氬雷射當光源，乾式（dry）曝光機一般的分辨率（resolution）在80~90nm左右，浸潤式（immersion）曝光機一般的分辨率在38~40nm左右。公布的數值在兩者之間，我猜是乾式的曝光機再加上已知的可以改善光學系統的諸種手段。這裡講的分辨率，一般是指單次曝光（single exposure）所能達到的最小尺度。資料中的另一組「套刻精度小於8nm」則是引起此次無妄之議的罪魁禍首。兩岸譯名有所不同，曝光機在中國叫光刻機，而套刻精度在英文中是overlay accuracy ，指的是上下2層光罩層對準（align）可能產生的最大誤差，這與能用此曝光機能做出何種技術節點的能力完全不是一回事，但是套刻精度只有8nm的曝光機，肯定做不到8nm的製程也是鐵錚錚的事實。上述的訊息對我來說，只是中國的曝光機能力已進入以準分子雷射（excimer laser）為光源的第一代曝光機，如果其表現真如其規格所述，這算是改良過的第一代DUV曝光機。再進一步發展是浸潤式氟化氬曝光機（ArF immersion lithography）。雖然水的折射率1.333理論上可以提升機器設備的許多規格，但是由於運作機制存有主要變化，發展所需時間可能較長。更進一步是極紫外光曝光機（EUV lithography），這個有些難。畢竟現在ASML的極紫外光曝光機是DARPA於90年代就開始研發的。即使以現在的技術和後發者的知識可以縮短開發時程，但是EUV的光源產生和光學系統與DUV完全不同，多費些手腳也是理所當然。所以中微半導體董事長尹志堯說，中國的機器設備與客戶群處在技術領先位置的國外廠商相比，還差了兩、三代是確評。至於晶圓製造廠的製程能力呢？分辨率只是曝光機台本身的能力，製程中還有其他眾多手段可以改進在晶圓上最終圖案化（patterning）的能力，其中最為人知的手段是多重曝光（multiple exposure）如曝光蝕刻曝光蝕刻（Litho-Etch Litho-Etch；LELE）、間隔物輔助雙圖案化（Spacer-Assisted Double Patterning；SADP）、光刻冷凍曝光蝕刻（Litho-Freeze Litho-Etch；LFLE）等方法；也有行之有年光學鄰近校正（Optical Proximity Correction；OPC）等方法。例如氟化氬浸潤式曝光機的單次曝光分辨率在38~40nm左右，經過上述方法的處理晶圓上的最小尺寸可以精確到10~12nm。中國早已進口氟化氬浸潤式曝光機，台積電可以用以製造7nm製程，中國當然也可以，良率高低和時間早晚而已。至於更先進的製程節點也並非全無可能，也是良率、成本和產能的問題。所以中國半導體製程的能力問題，根植於其先進製程設備的自製率，其弱勢是在曝光機、離子植入機（ion implanter）和電子束檢測系統（e-beam testing system），其中曝光機的自製能力自然最受矚目。如何跨越外在設下的限制？除了沿外界已經發生過的EUV研發路徑之外，奈米壓印（nanoimprint）可能是一個途徑。奈米壓印已經應用於3D NAND的量產，機台的分辨率在5nm左右，只是它的晶圓產量（wafer throughput）不高。但是它的機台單價較低，目前解決方式就是以機台數量來彌補產能。在DRAM與邏輯的應用上，奈米壓印在良率還有所不足，得改善如顆粒等問題。奈米壓印機中國已有了，問題也是要花多長時間才追得上世界技術前沿？

2001年安隆（Enron）事件發生時，我正在倫敦結束我募資路演（fundraising roadshow）的定價（pricing），聽到這消息有如平地驚雷，還存了一絲僥倖。僥倖的是幸好訂價已經完成，募資到手，但絕稱不上圓滿，因為想在長久的資本市場中運作，得要讓投資的人留有合理的獲利餘裕。定價如果定在最高點，募資方佔了便宜，但也肯定會燙了投資人的手，恐怕以後就別想再進出資本市場了。 安隆事件後股市下跌，剛買海外存託憑證（Global Depositary Receipt；GDR）的客戶怕是要抱怨了。 回來之後，立即在DIGITIMES專欄為文表達關切。事情也正如預期的有立即衝擊，而且餘波盪漾，之後2年內因為安隆事件的影響股市大跌2、3次。當時五大會計師事務所的龍頭安達信（Arthur & Anderson）集團自此煙消雲散，五大變成四大。 9月13日全球四大會計事務所之一的普華永道（Price Waterhouse Cooper；PwC）因捲入恆大集團財務數據造假風暴，遭中國大陸財政部和證監會合計重罰人民幣4.41億元；中國財政部並給予以普華永道警告、暫停經營業務6個月、撤銷普華永道廣州分所的行政處罰。 普華永道現在於全球四大會計師事務所中，全球市佔率是第二位，約32%，在中國市場中卻是龍頭，其中國的營業額佔全世界營業額在大致在5~10%，因年份而異。在中國市場因所受處分因而遭受的直接財務損失也許在普華永道可以承受的範圍內，但是報導中也提及受普華永道未如實揭露恆大財務狀況而受影響的機構或個人可能發起集體訟訴，這個可能的風險就無法估算了。 恆大與安隆在其尖峰時期的市值其實相若，都是數百億美元的公司。但是恆大的負債超過2兆人民幣，是全世界負債金額較大的公司之一，其坍塌所外溢的影響對於整體經濟的打擊要大得多。 遭遇到這類的事件，後續的各方反應也很典型。首先，出事事務所集團的法遵（compliance）部門會就此一事件本身調查。對於相鄰地域、類似產業等有較高風險的客戶也會徹底盤查，先期排雷。 至於政府的監管部門，除了對出事的公司及會計師事務所調查懲處外，接下來的大致是透過立法手段，對於會計及審計規則施加更嚴格的規定—這些亡羊補牢的措施需要時間來研究、修訂。實施之後因為可使用財務操作空間受到限縮，有些公司會承受不住，繼續爆雷。這也解釋為什麼安隆事件發生後還餘波盪漾不斷。 那麼一個房產公司的坍蹋與電子或半導體產業有什麼關係？產業市場各異，的確關係不太，但是底層的金融財務是相通的。財務金融的穩定性在於公正第三方的審計簽證所產生的信賴。一旦信賴喪失了，金融市場就得動盪一陣子。在那次募資之後，我們的會計師事務所恰好原先屬於安普達集團。安普達的解體、重新整併也著實讓我們兵荒馬亂了一陣子。 至於此次的恆大事件會怎樣影響金融世界？只能期待中國股市與其他股市的連動沒有那麼強烈，風浪小些。至於普華永道的變動以及它怎麼影響其他產業的廠商？再看看吧！