半導體的3D之路－兼論三維單片堆疊

摩爾定律快到日暮時分了，套用杜牧也是以日暮為起頭的詩句(註)：「長晶猶似賣樓人」，半導體人好似房地產開發商，最重容積層率。平面已蓋無可蓋，現在要起高樓了。

先是2.5D/3D封裝，這已是行之有年的技術。然後就一下子躍進到真正的3D製程－3D NAND Flash。幾十層的線路、結構，用4、5層的光罩製程就能成就，成本極低。可是這樣的技術，只能用於具有特殊條件的元件。

第一個是線路內的單元(cell)排列要有高度的重複性，互連線路簡單，像是記憶體。

第二個是每個單元內有些結構可以與鄰近單元相連接，譬如像charge trap NAND Flash中儲存電荷的絕緣體。每一單元內的絕緣體雖然相連，但是儲存於各單元內的電荷困在絕緣體內的特定位置，不會流動至另一單元，不至於影響儲存功能。當把平面的結構變成垂直方向增長的時候，這些可以相連的結構也可以垂直不間斷的沈積，對於整體製程的簡化有相當的幫助。

所以在3D NAND Flash製程中，各大廠家紛紛從2D的floating gate製程轉為charge trap，因為floating gate製程中儲存電荷的floating gate物質是導體，而各單元間的floating gate若相連，每個單元儲存的信息會隨電荷流動而喪失。因此每層之間各單元的floating gate必須蝕刻斷開，這對於3D製程增加不少麻煩。

這樣的3D製程由於關鍵蝕刻技術與設備的突破，前程能見度還不錯，到2024年有望達近200層。中短期內是能替代摩爾定律、挑起增加半導體新經濟價值大樑的技術。

不完全符合上述條件的元件呢－譬如新興記憶體的PCRAM和ReRAM？還有cross bar製程可用。只是cross bar製程記憶體雖然也是一層一層的堆疊上去，但是每一層都需要個別的光罩處理，製程費用下降有限。但是晶片的效能可以提升，記憶體密度也可以持續增長。目前cross bar大致是20幾奈米的製程、堆疊2層；到2022年，預計製程可以推進至10幾奈米、堆疊8層，還有些增長空間。

如果是其他的組合呢？譬如說是CPU加記憶體晶片，顯然上述兩種方式都不適用，現在被認為“promising”的三維單片堆疊(3D monolithic stacking)技術可能是個解決方案，至少DARPA是這麼想的。

三維單片堆疊基本上是多晶片堆疊，先將需要高溫製程的晶片做好，然後將其它已半製造好的晶片以離子切割(ion cut，基本上是氫離子)方式打薄，粘著於原來的晶片之上，繼續後面的低溫製程。由於晶片內各模組得以在最適宜製程處理，整體晶片的表現及成本可以與用更先進製程的平面晶片媲美，而老舊的晶圓廠得以延續其生命週期。

當然，三維單片堆疊還有許多挑戰待解決，譬如不同層間模組的設計需要有好的EDA、多層晶片散熱問題、層間對準問題、多模組佈線問題等。

半導體如果要維持其高科技產業的特性，必須有手段持續性的創造新價值。新的設計方法、新的元件、新的材料都可能創造新的價值，但是三維製程看來最耐久，因為有機會像摩爾定律般的重複如法泡製！

註：改自杜牧金谷園一詩尾句，原詩為：繁華事散逐香塵，流水無情草自春。日暮東風怨啼鳥，落花猶似墮樓人。