記憶體3D的航程：技術的變革
在2013年後，平面（planar）NAND進入15~16奈米的製程，開始遇到棘手的問題：2個臨近的記憶體單元的浮動閘極（floating gate）之間的電容耦合（capacitive coupling）開始影響記憶體單元的臨界電壓（threshold voltage），使得記憶體單元的狀態判讀發生問題。特別是那時NAND已開始進入三階儲存單元（TLC；Triple-Level Cell）的時代，對於臨界電壓的讀取要求極為敏感，電容耦合的存在使得臨界電壓很容易受鄰近記憶體單元儲存電荷變化的影響，平面NAND的製程很難再持續微縮。
這時候3D NAND就排上時程。3D NAND是單片式3D堆疊（monolithic 3D stacking）技術的一種，是在單片晶圓內，除了微縮之外，唯一能持續增加電晶體密度的方法。
3D NAND的堆疊是將多層記憶體在同一組製程中同時製造完成，而不是像相變記憶體（Phase Change Random Access Memory；PCRAM）那樣，每一層單獨完成之後，再做下一層。
以三星電子（Samsung Electronics）最早期的V-NAND為例，記憶體的層數有24層，但是記憶體單元的製程只使用4至5層光罩，這是降低每個記憶體單元成本的關鍵。
基本做法是在矽晶圓上先沉積交替的二氧化矽—矽—二氧化矽多層，然後從頂層蝕刻垂直通道（vertical channel）至底層的矽晶圓。接著從通道中進行橫向蝕刻，形成各層記憶體所需的結構。
由於多層數得以令記憶體單元數大幅增長，三星還讓當時2D NAND已緊縮至15~16奈米的製程放鬆至30~40奈米，以提升良率。雖然之後製程又開始微縮，但始終保持較為寬鬆的狀況。
這樣的製程大轉換也將原來製程中對於微影（lithography）能力的挑戰轉移至蝕刻（etching），因為有高深寛比（High Aspect Ratio；HAR）的垂直通道要蝕刻，也有在通道中橫向蝕刻電晶體、浮動閘極等結構的挑戰。這個關鍵技術轉變的因素對後續的地緣政治論述很重要。
如果單片式3D堆疊在持續增加半導體晶圓的價值的程度上如此有效，為什麼其他的產品沒有步其後塵呢？要使用類似3D NAND的製程技術有些線路結構上的先決條件：線路中必須有大量重複的單元，所以在上下堆疊後，它們能用相同的製程垂直一併處理。這首先就把絕大部分的邏輯製程排除在外，而記憶體如地磚般的整齊排列，自然就是首選了。
接下來的問題自然是為什麼DRAM沒有採用類似的製程？主要原因是DRAM中電容的製造問題。
DRAM的製程在微縮時，其上的電容面積也會因基底面積的微縮而自然減少，降到不足以負荷其用電子儲存資訊的功能。工程上的解決方法是將在電晶體上的電容做得更高，所以它的總面積及其電容值（capacitance）可以停留在一定值以上，維持其上電荷存留至必須的時長。現在DRAM的側面剖面圖中電容的部分，看起來就像一列一列高聳的煙囪，這就是底層面積持續微縮不得已的工程手段選擇。
電容做高並不太難，難的是要把它做成電容結構。電容需要2個電極，中間以高介電常數（high-k）的絕緣體隔開。要做成這樣的結構，首先必須蝕刻出一個高深寬比的圓洞，然後用原子層沉積（Atomic Layer Deposition；ALD）自外而內地鍍上金屬、介電質、金屬層。另外，電容最怕漏電，這是每一次製程推進恆常的挑戰。由於這些困難，DRAM的3D製程轉移被延遲，直到不得不為才開始。
在轉換成完整3D製程之前，電晶體也得先被豎起來，這就是三星將於2028年量產的4F2垂直通道電晶體（Vertical Channel Transistor；VCT），用的是D0a-V製程，大致略小於10奈米。VCT之所以能將記憶體單元的面積自傳統的6F2縮小至4F2，就是將通道豎起來，這是3D DRAM必備的組合製程，三星先做VCT當暖身。
至於3D DRAM電容部分，有幾個技術方案，最可能首先採用的可能是將高聳的電容橫向放置。橫向放置可能造成橫向蝕刻的問題，但是由於整個3D DRAM製程可能也會先放鬆至30~40 奈米，工程上的難度會較低些。
三星原來官宣的量在這時程是2030年，供應鏈廠商有的預估到2032年。無論如何，這是可見的未來，這將引發一系列產業內外的競爭，乃至於地緣政治考量的變化。
