矽光子的發展與挑戰（四）：產業挑戰

矽基光子整合線路概念肇始於1985年，在1991、1992年時於SOI（Silicon-On-Insulator）晶圓上，展示低光子損失的波導。90年代初期的先進製程大致落在0.6~0.8微米之間，這還是6吋廠的年代。這個臨界尺度比現在大部分的光子元件都大，那時若有比較成熟的光子元件與PIC（光子整合線路），和電子元件與EIC（電子整合線路）的整合是有說服力的，因為做出的光子元件尺寸與電子元件尺寸不會相差過大。 
 
但是現在矽光子才開始要啟動量產階段。現在矽光子所要開啟的時代叫大尺度整合（LSI；Large-Scale Integration），其定義是一個晶片上的光子元件數目在500~10,000個之間。下一個階段的超大規模尺度整合（VLSI；Very Large-Scale Integration），亦即光子元件數目大於10,000個的整合晶片。熟悉電子積體電路的讀者看到這個數目想必會啞然失笑，現在較先進的半導體產品其門數（gate count）動輒上千億乃至於兆以上， LSI上光子元件數目真的見小了。 
 
晶片上光子元件的數目如此受限，其癥結在於光子元件的尺度取決於矽的透明波長及折射率，結果就在毫米尺度範圍。以任何PIC一定會用得著的波導來看，最小的波導寛220~500奈米、高220~300奈米之間，長度則從微米到毫米。其它的光子元件，如MHI、感測器的面積從幾百微米平方至幾毫米平方不等，其他的調制器也都在這個數量級。 
 
除了光子元件本身所佔的空間之外，光子元件之間為避免互相干擾必須留有的間距，其實比光子元件本身更大。所以光子元件未來面臨的第一個挑戰就是利用PIC設計、材料與結構創新以縮小光子元件的尺寸。 
 
一個晶片上容許的光子元件太少很難執行複雜的功能，幸好目前的LSI大致可以滿足當下迫切需要的短、中距通訊應用需求。 
 
第二個問題仍然是尺度的問題。PIC與EIC二者尺寸之間相差幾個階秩，這就造成單晶片整合（monolithic integration）中PIC與EIC難以匹配的問題。 
 
舉例來說，格羅方德（GlobalFoundries；GF）矽光子代工平台使用12吋45奈米SOI晶圓。對於EIC來講，45奈米也許是適合的製程平台，但是SOI晶圓的價格比常規的12吋晶圓價格是倍數的昂貴；對於PIC而言，用12吋45奈米製程是大材小用，單只是PIC的話，8吋的製程足矣。何況對於目前的目標應用AI伺服器上的短、中距離通訊，高速、寬頻、低功耗的需求是顯而易見的，滿足這些需求可能需要至少22奈米才能製造的FinFET。EIC與PIC的相容性益發緊張。 
 
幸好先進封裝也同時在此時興盛，這使得矽光子元件的整合變得有彈性，選項包括2.5D封裝、3D封裝、異質整合（heterogeneous integration）等。 
 
以目前即將進入量產的大型平行光學元件（LPO；Large Parallel Optics）以及聯合封裝光學元件（CPO；Co-Packaged Optics）為例，二者都是以2.5D先進封裝的方式來整合EIC及PIC，以達到低延遲（latency）、低功耗以及其他的優點。 
 
另一個問題是生態發展。矽光子元件整個產業鏈生態面臨的問題之一，是來自於光子元件的多樣化。 
 
電子的EIC主要構成分子就是電晶體。雖然電晶體實際上還是有不同的種類、具有不同的特性，譬如邏輯線路的電晶體比較注重快速開關（switch）以提高運算效能；而DRAM線路的電晶體比較留意漏電流（leakage current），以延長資訊保留時間（retention time）。但是即使電晶體的特性是有些不同，電晶體做為積體線路架構的基本單元是毋庸置疑的。 
 
但是PIC的狀況完全不同，尤其是負責編碼光子訊息的調制器，種類繁多。又由於現在一個晶片上光子元件數目還在可控範圍之內，PIC設計工程師比較有機會去選擇元件並調整其參數藉以優化整體PIC的效能，也就是設計工程師看起來更像元件工程師（device engineer）。這使得晶片上調制器看起來五花八門，也在未來代工平台的製程標準化平添一些小障礙。 
 
另外的問題還有做為PIC代工產業的輔助生態架構問題，包括EDA、IP、PDK（Process Design Kit）、整合元件測試等問題。這些問題在矽光子代工過去做的比較久的GF著墨比較多，對於即將進入量產的其他公司應該也不會造成太大的障礙，畢竟這些都是在以前EIC代工業務發展過程都經歷過的。 

AI興起之後，預計晶片與晶片之間、伺服器與伺服器之間的短、中距通訊會變成主要的通訊型態，甚至超過資料中心與終端用戶之間的通訊量。由此強大需求來驅動矽光子技術的發展以及生產體制的成熟、完善是產業界的優先之事。