第二項技術議題是「加速產業創新所需異質整合及先進技術」，這個很明顯是對上述生成式人工智慧（generative AI）晶片及應用的支援項目。 延伸報導名人講堂：晶創台灣方案評論 （一）異質整合（heterogeneous integration）是將用不同製程、材料製作的晶片透過先進封裝整合在一起，提升系統功能與表現效能。目前生成式AI及其他的AI應用是用2.5D先進封裝，將GPU晶片與HBM3或HBM3E封裝在一起，以提高頻寬、提高速度。再下個世代的HBM4或許可能採用銅混合鍵合（copper hybrid bonding）的3D先進封裝或者用矽光子以連接GPU與HBM，進一步提高速度和頻寬，這些也都是異質整合和先進封裝的發展方向。 這個技術方向自然是用來支援生成式AI晶片的發展，如果生成式AI的發展方向是正確的話，異質整合的方向也是正確的。異質整合還有自己的重要性，以前ITRS（International Technology Roadmap for Semiconductors）用來標示技術進展的計量是製程微縮的節點，2017年後產業界就用Heterogeneous Integration Roadmap，顯示每年可以被異質整合進封裝的元件種類／形態／功能。這意味著異質整合本身也成為半導體增加經濟價值的驅動力之一。 這個項目中的異質整合技術—特別是與生成式AI高度相關的矽光子與銅混合鍵合—台灣的半導體產業早已提前投入並取得相當成果。 異質整合的晶片設計比以前單一晶片的設計要複雜許多。譬如銅混合鍵合的晶片設計由於上下兩片晶片—譬如GPU與DRAM—尺寸要一樣，而且金屬接點要互相對應，2個晶片的協同設計是基本要求。此時的設計工作會牽涉整個系統而非單一晶片，新的設計輔助工具也是需要的。台灣半導體產業在這方面也提早準備了，譬如聯電與Cadence於2022年初發布完成聯合開發設計工具的消息。 至於人力資源與投資環境的問題，這在台灣已是沉疴，在此只加注一點。 從方案中的人力資源方案來看，顯然政策上已經清楚認知台灣人口基數的長期下降才是目前人力資源不足的主因。這一點是顯著的進步。清楚問題的根源才有機會提出正確的解決方案。 對這個方案有3個基本問題，第一個問題是方案的提出時間。2023年並不是常規的10年科技政策出台的年度，而且此屆內閣即將任滿。於即將任滿的時間制訂一個長達10年的政策，在行政倫理上合適嗎？ 第二個問題是經費。10年新台幣3,000億元的經費是個不算小的金額，如果以每年的平均經費來計算，此方案在年度科技總預算的佔比高達30%。這樣的專案預算編列只有2種結果：一是排擠其他常規項目的空間、一是需要增加新預算。如果是增加新預算，長期計劃就要另覓長期的新財源。這些在方案中以及相關的訊息揭露都沒有看到。問題是預算來源到底是那一種？削減其他專案預算？還是要開譬新源，而源頭在哪？ 最後一個是關於電力的問題。目前很多的生成式AI晶片設計在效能與節電—散熱之間的選擇，都大幅的傾向追求效能，而將散熱的問題留給製程與封裝去解決，是以連晶片水冷這樣複雜的方案都也列入考慮了。生成式AI很耗電嗎？當初ChatGPT剛問世時，各大雲端伺服器都遭遇耗電驟升的窘況，而那只是淺嘗即止的試用期。 如果這方案真的很成功，在生成式AI晶片的製造應用都順利推展到各領域，算過電力供應要怎麼成長才能支應嗎？這些電力哪裡來？ (作者為DIGITIMES顧問)

政府在2023年11月13日公布「晶創台灣方案」。這是一個跨度長達10年的科技政策，預計經費高達新台幣（以下同）3,000億元。 與之前比較缺乏宏觀、整合的科技產業政策相較，這次推出的政策焦點比較集中，投入的時間與力道都很充足。單以經費為例，此方案平均每年經費為300億。300億是什麼樣的概念呢？這是政府每年科技總預算的約30%左右。以這樣的力度執行單一個聚焦的目標，這在近年來的政府科技政策中，近乎異端。 這個方案中只挑揀2個相關的技術目標、2種產業發展環境改善計畫：一、結合生成式人工智慧（generative AI）+晶片，帶動全產業創新；二、強化國內培育環境吸納全球研發人才；三、加速產業創新所需異質整合及先進技術；四、利用矽島實力吸引國際新創與投資來台。 第一個目標是生成式AI晶片及其於各產業、生活、工作環節的應用，這個是整個方案的重心。AI晶片興起的勢頭毋庸置疑，NVIDIA以及其他公司各式加速器是2023年半導體情勢欠佳下的救贖之一；與之搭配的高頻寬記憶體 （HBM）同樣在2023年一片愁雲慘霧的記憶體市場中一支獨秀。 但是，此恰恰說明計畫的前瞻性稍嫌不足。如果這是已經明確的現代進行式趨勢，政府的長期計畫要搶先早個3、5年；如果這真是一個長期趨勢，起步雖晚，亡羊補牢尚有可為。目前最頂尖的應用—在伺服器上執行生成式AI—硬體卡位已近完成，生成式AI晶片由NVIDIA獨佔鰲頭，另外還有如超微（AMD）等大廠；應用相關的主流記憶體HBM3E也由SK海力士（SK Hynix）佔半數、三星電子（Samsung Electronics）居次。 目前這類晶片開發所需的資源、HBM的取得、先進封裝所需的產能、與系統廠商的結盟等能力，連有些大的IC設計公司都難以企及。這是一個門檻極高的領域，新創可以存活的生態區相當狹窄。 晶創台灣方案「主要運用我國半導體晶片製造與封測領先全球的優勢，結合生成式AI等關鍵技術發展創新應用，提早布局台灣未來科技產業，並推動全產業加速創新突破。」如果策略是依靠台灣的製造晶片能力來發展應用，用雲端伺服器來提供GenAI算力的這領域不太靠譜。晶片製造與封測只是其中一個中間環節，離應用端太遠了。生成式AI是每個領域都會自發性投入的新技能，應用後有機會提升自己在產業中的競爭力。但是發展出應用後要將此應用轉換成新的產品機會不太大，畢竟使用雲端生成式AI算力的應用，還未能有足夠數量跨入獲利門檻，以此營利的機會不大。在既存大公司專注之外的生成式AI市場當然也存在，譬如ASIC或IP—特殊應用或客製化的應用，這是許多新進者比較容易入手並且持續存活的生態區；大公司食之無味，小公司已夠溫飽。 進入這個領域就比較有機會觸及應用端的發展及商業化。 像生成式AI這樣的應用，即使是較小型的模型—譬如在手機上可以使用的LLaMA-7B大型語言模型，所使用的參數數目也高達70億以上。 在市場強烈的競爭下，很難想像即使是特殊用途、客製化的生成式AI，雖然參數較少，卻可以使用不是尖端製程的邏輯晶片和HBM。而且，特殊用途和客製化的GenAI一般和系統的連結性極強，也毋怪有些較大型的IC設計公司自己定義為系統公司。其實很多系統公司也將業務延伸至IC設計公司，以確保公司的核心能力掌握在自己的手中。之前已有很多先例，特別是在手機和電動／自駕車的產業。生成式AI是一個需要極大資源投入、高度整合上下游的新興領域，即使是其中的特殊應用、客製化的次領域。新創IC設計公司在這個領域發展機會不大。 即使要既存的、有規模的系統公司或IC設計公司投入此快速發展領域，政策的意向還要輔以配合的作為，譬如建立上下游協作平台、是否協助建立國際統一標準等手段。在目前已揭露的政策宣告，看不到這些必須的關鍵、詳細作為。 對於跨度長達10年的長期計畫，這是嚴重缺漏。

從AlphaGo問世迄今的近10年間，機器學習中的各式神經網路（neural networks）開始逐漸被應用到各種工商業的場景。與材料開發相關的應用之一就是用以優化材料製作過程，這個應用已經進入產業實作有一段時間了。 用機器學習中各種神經網路執行材料製程參數的優化，本是件很辛苦的事。人工智慧素有高維度的詛咒（curse of high dimensionality），亦即要優化的問題中參數數目的增加，其所需的算力必須以指數的形式增加。但是相較於以實驗來進行製程參數最佳化，機器學習仍然享有絕對的優勢。另外，即使不能達到全域最佳化（global optimization），使用可以大幅節省計算資源的局部最佳化（local optimization）也許就足以滿足應用的需求。 最近發表於《自然》期刊的文章〈Scaling deep learning in materials discovery〉，揭示運用機器學習於發現材料方法的量子大躍進。 過去使用計算所建立的非有機晶體資料庫如Materials Project、Open Quantum Materials Database、AFLOWLIB、和NOMAD利用前述的第一原理計算和簡單的原子替代方法，找到4.8萬個穩定的晶體結構，新的方法則將此數目再推進一個數量級！ 它使用的方法叫GNoME（Graph Network for Materials Exploration）。首先，它建立系統性的方法來產生新結構：考慮晶格結構對稱性，以及隨機產生的結構。 然後將圖像神經網路（Graphic Neural Network；GNN）用上述的那些資料庫中的資料來訓練，改善結構的模型，用以過濾上述產生的新結構。這些挑選過的新結構再以第一原理來計算其能量，判別此結構是否穩定。 經過上述的反覆訓練、篩選、計算、再篩選的程序，GNoME總共找到42.1萬個結構，比之前單純只用第一原理計算及簡單原子替代方法建立的資料總比數4.8萬足足高了一位數量級。而且資料量愈大，能量預測愈準確—以指數成長的方式進步。 這個方法還有新結構的預測能力。用以訓練GNoME的資料最多只有4種原子所組成的結構，但是在沒有任何訓練資料的情況下，它也可以預測出5、6個單一原子組成的結構，而且與實驗結果對照是符合的。 這些與半導體材料的發展有什麼關係？以目前1奈米電晶體的主要候選CMOS架構為例，目前計劃以MoS2的二維材料來做通道（channel）材料，這是在工程均衡的考量下從過去已知的1,000多種二維材料中挑選出來的。但是經過GNoME的搜尋後，存在穩定結構的二維材料現在有5.2萬種，也提高一個數量級。負責前沿電晶體結構的研發工程師要不要重新再檢視一下這個新增的資料庫、看一看是否有新的材料可以建構性能更好的電晶體？ 結合第一原理計算與圖像神經網路兩種工具，以計算方式尋找新材料是至今為止最先進的、最有效的的材料發現方式。於半導體的應用中，其實材料的形成方式也都使用半導體設備。以前面所述的二維材料為例，原子層沉積（Atomic Layer Deposition；ALD）是常用設備。也就是說，半導體製程就是材料製程，研發與量產一體化是很自然的措施。將半導體相關材料研發納入半導體廠的核心能力，有助於半導體廠整合更多價值增長環節進入晶圓廠，有利於維持長期持續成長的動力。

現代的半導體產業中，有3個經濟價值成長方式：製程繼續微縮、先進封裝與新材料開發的應用。製程微縮的研發的參與者數目寥若晨星，先進封裝的參與者稍多，而新材料的開發參與者貫穿整從上游至下游的個半導體價值鍊，成為整個產業的新焦點。 傳統的新材料開發方式，以合成（synthesis）為主，這是老牌材料強國日、德所擅長的。合成法以各式成分原子來組織穩定的化學結構，然後測試其化合物的各種性質—譬如導電性，以及在外來刺激下材料的反應—譬如順磁性（paramagnetism），或抗磁性（diamagnetism）。 合成過程當然非常依賴於知識和經驗，用以縮小搜尋適合特定應用目的的化合物範圍。但是能否發現適合應用目的的化合物也存有很高的機率性，因為搜索的範圍有限，對候選化合物的性質也僅憑臆測，基本上這就是一個試誤的過程。另外，合成的製程比較像手工藝，過程中的眾多的製程參數及方法過去很多是靠經驗或多批次試驗的結果，有點像匠人工藝，是以過去的材料先進國家能夠維持其材料開發及製造的優勢。 進入21世紀之後，由於計算力的快速提升，傳統的化合物—特別是晶體（crystal）化合物—的開發、性質預測、穩定結構的發現以及製作工藝的優化方法，都產生極大變化，連帶地將改變材料產業的競態勢。 2個領域的進展引發這個典範的轉換：第一原理計算（first principles calculation）和機器學習，不久以後也許還有量子計算，這些都是高度依賴算力的操作。其直接影響將是晶體化合物的各類性質可以精準預測、晶體化合物的製程可以最大程度的優化，以及可能的穩定晶體結構可以徹底搜尋用以建材料資料庫等。這些隨之產生的新能力對於需要新材料來滿足應用需求的使用者當然是夢寐以求的。 第一原理計算，或稱之為ab initio calculation，是指從最基礎的物理理論出發，計算晶體化合物的各種性質，這裡指涉的基礎物理理論一般是指薛汀格方程式（Schrodinger’s equation），但是在電子高速運動時，可能要訴諸更基本的量子電動力學（Quantum Electrodynamics；QED）—相對論版的薛汀格方程式。 雖然從最基礎的物理理論出發，但是現實的世界極為複雜，即使是一個單一原子系統，除了最簡單的氫原子之外，不存在解析解（analytic solution），遑論一般的化合物會牽涉到2個以上的原子核以及數十至於數百個以上的電子，所以某種形式的簡化處理是必要的，而數值計算（numerical calculation）也是不可或缺的。過去這些所遭遇困難的量子力學問題，也是當初驅策Richard Feynman倡議量子電腦的原因之一。 雖然第一原理計算其實早就開始於上世紀70年代，但是一直要到90年代後其準確度才逐漸被學術界－包括物理、化學、材料等領域－所接受。受限於當時的電腦計算能力，還無法直接投入產業真實的應用。 第一原理計算可以用來預測一種特定晶體化合物的各種物理、化學性質，從帶隙（bandgap）、導電性、極化（polarization）、磁性（magnetism）、光學性質等，幾乎無所不包，其中很多性質是半導體產業關注的核心。連現在半導體在奈米尺度製程中最關心的介面性質、缺陷、摻雜等精細結構的敘述，第一原理計算現在都可以給出相當準確的預測。 大概不到10年前，我跟某一晶圓製造公司建議設立一個第一原理計算團隊，理由是可以節省大量工程試驗批（engineering pilot lots）的經費和時間。當時他們的回應只是笑笑，半導體廠要做數值計算物理的人做什麼？現在他們已經有一支不小的第一原理計算團隊了。 Scaling deep learning for materials discovery .

量子電腦有機會成為終極的散熱問題解決方案。Richard Feynman最原始的概念是以量子的方法解決量子問題，首先講究的是效能。現在耗電最兇的人工智慧（AI）伺服器相關應用，在量子電腦上也都有其相應的量子AI演算法，速度相對於現有的傳統AI運算都是平方加速（quadratic speedup）、甚至是指數加速（exponential speedup）。量子電腦計算速度快自然耗能小，逸出的廢熱就更少。這是量子計算於散熱問題上的第一重好處。 Feynman第二篇談論量子計算的文獻主題，是量子計算是可逆的（reversible），這是與散熱直接相關的議題。 傳統的二進位邏輯閘運算，譬如AND gate，輸入有2個位元，但是輸出只有1個位元，也就是說傳統的二進位計算過程可能會喪失訊息，而喪失訊息意味著熵值增加，這就是廢熱的來源。 量子計算的操作基本上是以微波來控制、轉變量子位元的狀態（state），計算起始的量子位元數目與計算完成的量子位元數目是一樣的，因此沒有訊息的喪失。量子計算的可逆性基本上是說如果從計算完成的量子位元反著步驟計算，可以回復出起始的量子位元狀態。這種可逆性只存在於熵值不增加的計算過程中。也就是說，先姑且不論量子計算的週邊線路和冷卻需求所可能產生的廢熱，量子計算的核心部分理論上是不會生廢熱的。這是量子計算於散熱問題上的第二重好處。 量子計算另一個優點較少被提到：量子計算也是記憶體計算。所有的量子計算都在停留在一組量子位元上反復操作，毋需將訊息挪動到緩存記憶體（buffer memory）上—其實目前也沒有量子記憶體可用。量子位元本身既是處理器，也是記憶體本身，這就是記憶體計算，自然不會產生搬運訊息產生的焦耳熱，絕大部分的量子位元屬於此一類型。 唯一的例外是光子量子位元。光子在運算時的確會在矽光子的模組上處理，訊息的確會在光源和感測器中被傳輸。但是如上文矽光子一段所述，光子的傳輸理論上也不會生焦耳熱的。因此目前困擾半導體業的焦耳熱問題，在量子計算的過程中只存在於其周邊線路，並不構成主要問題。 這是量子計算於散熱問題上的第三重好處。 半導體發展迄今，摩爾定律的推進以及先進封裝的應用，持續增益晶片系統的效能。但由於單位時間內所處理的資料量益發龐大，而晶片的集積度亦同時大幅提高，散熱效率提升的需求更加迫切，從晶片、模組、系統各層次的散熱方式必須同時於設計時就開始考慮。可以考慮的空間包括線路設計、材料使用、封裝方式、外加的散熱機制（水冷式封裝就是這樣進場的！）等，乃至變更基礎的計算架構與原理。 廢熱處理已成計算設備各層級工程的共同瓶頸，我們需要散熱總動員！

量子電腦、記憶體計算（in-memory computing）、矽光子、銅混合鍵合（copper hybrid bonding）、氮化鋁基板／晶圓、氮化矽基板／晶圓等，這些新技術有什麼共通點？ 在進入詳細討論之前，我們先退一步看半導體過去的發展考慮。成本、效能、功耗等3個面向一直是半導體過去技術發展的主軸。成本以前靠製程微縮和良率提升，效能提升也靠微縮。功耗問題面向較為多樣化，節省能耗基本上靠降電壓、使用低電阻材料和設計優化等，處理廢熱的手段就更複雜了。 上述3個面向的進展需要有權衡的考慮—工程一向是綜合效能的權衡問題。資深的電腦使用者應該記得過去有一段時間的個人電腦中裝有風扇，也就是說當時要求CPU效能的大幅邁進，迫使散熱手段必須升級，外延到在系統層級另外加風扇氣冷的手段。之後CPU的線路設計業界有個默契，控制CPU發熱在單靠IC自然氣冷散熱就足以應付的程度，惱人的風扇聲就暫時從辦公桌上消失。 晶片中的能耗機制主要有2種：一種是電晶體開關的能耗。目前一個狀態切換（switch）的能耗大概是在飛焦耳（femto joule）的數量級；另外一種是焦耳熱（joule heat），就是電子流經金屬連線因為電阻所產生的廢熱。由於金屬連線的寬度在製程長年的微縮下變得愈來愈細，電阻不容易再下降，晶片的效能又愈來愈高、傳送的訊息愈來愈多。焦耳熱在目前的von Neumann計算架構下是熱耗散的主要源頭。 廢熱如果無法及時排出，可能會使晶片、系統失效甚或損毀。解決的源頭自然是從降低能量使用開始，然後才是排放廢熱的處理。 散熱的手段有3種：輻射、傳導和對流。輻射的功率正比於溫度的四次方，對於晶片這樣的低溫，輻射的散熱效率是遠遠不夠的，所以半導體或電子系統的散熱方法通常是傳導和對流的結合。 氮化鋁和氮化矽都是半導體業界所熟悉的材料，現在也用做散熱材料。氮化鋁的導熱係數高；氮化矽的導熱係數雖然稍低，但是其他機械特性如強度和斷裂韌性都很高，綜合性能最佳。這二者目前都已製成陶瓷基板/晶圓，用於功率模組的隔熱板、或做為外延（epitaxy）功率元件的晶圓基底。這是以高導熱率材料來散熱的辦法。如果需要的話，在基板／晶圓底下還可以用活性金屬釬焊法（Active Metal Brazing；AMB）加上一層銅，提高散熱效率。 更積極些的辦法是減少電源及訊號傳導所發出的焦耳熱。 矽光子是以光訊號來替代電訊號。理論上光訊號的傳導是不耗能的，自然也不會有廢熱，可以極大程度的避免焦耳熱的產生。這是為什麼矽光子預計在2025年會進入量產的主要動力之一—人工智慧誘發的大量計算，使得現有的電訊號傳送方式快要讓功耗和散熱難以負荷。 3D封裝中的銅混合鍵合讓數個異構（heterogeneous）晶片間原有的金屬連線，變成堆疊晶片上重分布層（Redistribution Layer；RDL）的直接對口銅金屬鍵合，大幅縮短晶片之間原先金屬連線的長度，所以焦耳熱是降低了。但是3D封裝也大幅提升晶片的集積度，使得原本已然艱難的散熱問題更加惡化。譬如原先用2.5D封裝的高頻寬記憶體（High Bandwidth Memory；HBM）與CPU/GPU，在改為3D封裝之後，居於最底層的邏輯晶片由於上層的記憶體晶片層數增加，勢必要處理更多的資料運算，因此散熱的負擔更加沉重，這就是進行式的挑戰。 記憶體計算的想法更為激進。如果電腦依照von Neumann架構運作，資料必須在CPU與記憶體間反覆傳遞，這是焦耳熱產生的最主要原因，那就乾脆把二者合併為一，就沒有兩個晶片間相互傳送的問題。這不算是原始創意，因為人腦就是這麼運作的。只是這方向的研究還在摸索中。

Canon的FPA-1200NZ2C奈米壓印機這個型號，其實最晚在2015就已出現在相關的學術期刊上了。已經出現8年的舊機型能夠重新上新聞並且吸引注意，最主要的原因在於它將要進入比較大範圍的半導體量產應用。 延伸報導名人講堂：奈米壓印的初始應用 （一）：技術與挑戰奈米壓印有2個特性可以有效地拓展它的應用範圍。第一，是它不僅適用於2D圖形的列印，而且有些3D圖形也可以用單一模板來轉移線路圖形，有效的簡化製程。另外一個特性，是奈米壓印可以用於任何基板，不只是適用於矽晶圓上。 這2個特性讓奈米壓印已經開始被應用於一些次領域，譬如生物感測器等。只是這些領域的產值相對較小，未能獲得充分關注。 這次新聞受到較多關注的原因，是奈米壓印要進入主流半導體製程行列，而且時程明確。 鎧俠（Kioxia；原東芝記憶體）與SK海力士（SK Hynix）將於2025年開始，以奈米壓印技術生產3D NAND Flash。NAND在很長一段時間內是市佔率僅次於DRAM的半導體產品類別，奈米壓印進入大宗產品的製程行列，意義非凡。 東芝（Toshiba）於2004年就開始以奈米壓印試產NAND，目前與Canon和大日本（Dai Nippon）等公司為共同推動建立奈米壓印技術生態的主力成員。SK海力士與鎧俠素有各式的市場、技術合作，同時宣布採用奈米壓印技術也在情理之中。 NAND可以率先採用奈米壓印有其技術上的理由：NAND是記憶體陣列。一般記憶體陣列線路圖形高度重複，基礎單元結構相對簡單。最重要的是其容量設計可以留有冗餘（redundancy），如果製造過程中有局部線路圖形產生缺陷，可以用硬體方法融斷（fuse）受損部分，以原先預留的冗餘部分替代，晶圓整體良率可以維持在較高水準。 如果奈米壓印要應用到DRAM，缺陷密度的要求也一樣可以較為寬容。但是DRAM底部有很稠密的電晶體觸點（contact），因此上下層間的對準就變得格外重要，以前奈米微影機的技術規格尚達不到量產的要求，需要再改善覆蓋後才談得到DRAM的應用。至於邏輯晶片，由於線路中大多不是重複的圖形，比較少有冗餘設計的可能，對於粒子或缺陷極為敏感。目前的奈米微影機仍需降低粒子和缺陷才有辦法跨入邏輯晶片的製造應用。 另一個比較有期待的領域是矽光子。奈米壓印在轉印線路圖形時的線邊緣粗糙度（line-edge roughness）的表現優於曝光機的表現，因為沒有光的干涉、光阻蝕刻等問題，這使得光子在通過這些以奈米壓印製造的光元件時，表現更符合原設計的預期效能，而且一般光學元件製造層數較少，層間覆蓋的問題沒有那麼尖銳。另外，光學元件很多是3D圖形的，這正是奈米壓印的強項之一。 矽光子還有另外一個機緣。原先在異質整合路線圖（Heterogeneous Integration Roadmap；HIR）中計劃於2020年矽光子就會出現在異質整合晶片市場中，但是實際上被延遲了。由於人工智慧（AI）應用的興起，大量資料移動的需求要以光的形式來實現，台積電就宣布在2025年開始矽光子的量產。 半導體產業的邏輯，總是會將機器設備的價值利用到最後一刻，善用原始的巨大投資，所以對新設備的引進就有潛在的利用障礙。但是對於新建的產線或廠，只要事前有足夠的生產驗證，大規模的採用新設備比較有機會。奈米壓印恰好於此時較明顯的出現在產業的視野之內，不能不說是風生水起的機緣了！

最近Canon發布可以達5奈米製程節點的奈米壓印機FPA-1200NZ2C 。奈米壓印是半導體製造中將線路設計圖案轉印到晶圓的方法之一，另一個為人熟知、也是目前產業界中用以量產的主流方法是曝光機。 奈米壓印的方法其實很簡單，就像用木模板轉印圖案到紅龜粿上一樣。紅龜粿模板是陰刻，1：1的將龜的圖案壓在煮熟的糯米粉團上，壓印後的圖案是陽刻的。這其中沒有像曝光程式中牽涉到光源、光學系統、感光、顯影、蝕刻等複雜的過程以及精密昂貴的設備，所以晶圓處理程序價格相對較低似乎是理所當然。 關鍵的技術是壓印模板的製造，以及前文中以糯米粉團所比擬的高分子樹脂（polymer resist）及整個壓印過程。壓印模板與欲轉印的圖型是1：1，所以在製造模板時要有至少與在晶圓上欲轉印的圖案一樣精細的解析度，這用來塑造模板圖樣的工具自然是電子束（electron beam）。電子束是半導體業用來在光罩上形塑線路圖樣的主要工具。 電子的德布羅意（de Broglie）波長是0.08奈米，也就是說電子束理論上的解析度就是在這數量級。對於任何目的的刻畫，這都遠超過所需要的精度—這比原子都小！ 問題是被電子束用來呈像的物質會與電子發生作用，因此電子束刻畫的解析度極大程度的依賴於使用的物質。目前電子束的解析度大約在5~10奈米左右，這對於5奈米製程實際的臨界尺寸（critical dimension）14奈米便夠了。奈米壓印還預告未來可以推進到2奈米製程節點，它實際的臨界尺寸是10奈米，也還在目前電子束解析度可觸及的範圍之內。 以電子束刻畫的模版是母板（master plate），接下來就是大量複製。說「大量」一點也不誇張，因為目前奈米壓印機每小時產量（throughput）就只有100片上下—這大概只比EUV剛推出時的產量稍高，而模板可以使用的次數在幾千次的數量級，大概是幾天就得更換。 在奈米壓印之前，基板需先滴有高分子樹脂（polymer resist），與基板上粘合層（adhesion layer）充分ˇ浸潤（wetting）。之後就是將模板壓在布滿高分子樹脂的晶圓，藉壓力及毛細現象讓樹脂延伸入模板圖形之中。然後用紫外光固化（UV curing）樹脂，取下模板。 奈米壓印過去技術發展的挑戰和上述的壓印程序和使用的物質有直接的關係。過去的幾大挑戰分別為覆蓋（overlay）、產量、缺陷率（defectivity）和粒子。 覆蓋是指元件上下不同層間結構的對齊問題，在奈米壓印製程中會產生覆蓋問題的原因之一是壓印過程中樹脂被壓印而扭曲或變形，以致於上下層之間的相應結構無法對齊。此為奈米壓印過去在技術上常被詬病的地方。 延伸報導Canon新NIL系統成本優勢　有利晶片製造大眾化發展又譬如奈米壓印的產量其實取決於樹脂滴（resist drop）的大小、擴散速度以及跟基板粘合層的浸潤速度，此基本上是材料特性的問題。 這些問題在過去發展的30餘年間主要由物質的改善以及一些輔助的機制，譬如上下層對準校正等，這些問題獲得相當程度的改善，奈米壓印因而逐漸步入量產製程的行列。 (作者為DIGITIMES顧問)

研究補助金與合作研發中心都是針對半導體技術研究與發展的現金補助，與以稅賦減免的方式來獎勵企業的技術研發不同。政府可以扮演更積極的角色，執行方式也各有變形。 研究補助金最著名的成功案例之一是曝光機光源的研究。此計畫經費的來源是國防高等研究計劃署（Defense Advanced Research Projects Agency；DARPA），90年代半導體產業在尋求下世代曝光機光源的過程中最終選擇EUV，研發後技術移轉，最後在ASML手中經歷20年發展終於完成量產，在目前及未來的繼續微縮之路獨挑大樑。 但是這種大型的基礎科技研發計畫對於處於發展初期的產業和企業並無太大幫助，也沒有辦法執行。能夠按部就班的豐富產業生態、增加企業存活率者，多是短期產品開發或技術的應用發展類型的計畫。 合作研發中心的例子如台灣的工研院，或台灣半導體研究中心。 除了提供技術服務、研究合作、儀器分享、產學合作等預期中的功能外，這類機構還可以有其他至少兩樣重要的功能：蘊育新創，和企業聯手攻關。 在資金環境相對友善的情況下，所研發的接近量產階段技術，及其相關的研發人員，可以分立（spin off）出新創，使得半導體產業的生態環境變得更豐饒。這原是工研院設立當時的初衷之一。在台韓長期競爭的歷程中，這些由研發機構分立出來的新創成為台韓產業發展成截然不同風貌的主要原因之一。這也是在新興國家產業發展之初就可以採取的措施。 另一個措施在產業發展到一定階段才能發揮作用。當半導體企業能夠成功存活下來，下一個重要的關卡在於如何從營業盈餘中產生足夠的經費支持獨立的研發。政府的所有研發經費補助其實都是在協助企業解決研發規模經濟不足的問題。 從接受政府補助到能夠支持自主獨立研發的過渡期間，企業聯合研發可能是較好的方案之一，譬如當初的IST（IBM-Siemens-Toshiba）聯盟共同研發DRAM技術。合作研發中心正好可以當成此種研發聯盟的平台。 人力資源短缺的問題發生於有半導體產業的幾乎每個國家的每個階段，原因各有不同。處於產業發展初期的國家大概都是因為缺少產業歷史因而沒有足夠有經驗的從業人員；而處於產業發展後期的國家有可能是人口基礎已經開始下降，如東亞諸國，或者是產業在其國內薪資的相對競爭力不足。人力資源問題政府必須介入，因為牽涉到公權力相關事宜，如移民政策、教育、勞工等，是以勞動力發展和培訓必須要成為半導體發展政策的一部分。 值得注意的是對於高級人力資源的養成方法。現在的教育體制有半導體專業化的趨勢，譬如半導體學院或微電子研究所。回顧以前半導體的發展歷程之中，雖然工程人員以電機背景居多，但是其他理工背景如材料、化工、機械、資工、物理、化學等的也不在少數。現在的半導體的加值軸線，也已經從單一的製程微縮走向多面向，譬如新材料開發的碳化矽、氮化鎵，以及先進封裝等。這些新方向的開發需要有各類基礎科學的支持。接受傳統半導體技術教育的無疑比較專精，因而能立即投入生產。但是對於未來半導體的發展、創新是否有利則是大有疑問。政府於勞動力發展和培訓的制訂必須依發展階段慎重考慮。 最後要提醒，各類的獎勵補貼政策訂定時也要考慮國際市場的規矩。WTO訂有「補貼與反補貼措施協定」（Agreement on Subsidies and Countervailing Measures；ASCM），禁止特定的補貼行為。譬如第三條（Article 3）中禁止出口補助或優先採購本國產產品，雖然此協議對發展中國家有特別的彈性與考慮。另外，各國亦有反傾銷法律用以對付受政府過度補助的不公平貿易兢爭。 雖然WTO現今對於全球貿易秩序的規範能力已不如當初設立之時，主權國家的行為也不受法律的管轄，但是上述規範的懲處最終會落在接受補貼的個別企業或產業上，訂定產業獎勵促進條例時要先將這些後果考慮清楚。

稅賦減免、加速折舊、研發補助金、財政補貼等，都是以財稅的形式補貼半導體產業的投資、設備購買、研究發展所需。 稅賦減免一般是從企業營業所得稅中減免一定百分比的已投資、設備購買或研發經費，這是一般政府比較喜愛採用的獎勵形式。原因是政府給的補助經費其實是企業發展成功後自行創造出來的，是個無中生有的辦法。但是這個辦法比較適用的產業發展階段，是產業稍為有立足之地、能加入國際競爭行列的階段之後。對於甫開展半導體產業國家中的初始企業，既無法減輕投資的負擔，也無法增加短期內其生存的機率。畢竟營所稅的減免只適用於企業已有盈餘產生的狀況，而一般半導體製造廠規劃的盈餘年度至少在公司開始設立廠房的第五年後，能準時達標的已算是其中佼佼者。 因為對起始的企業幫助不大，企業可能以變通的方法來利用。舉個有趣的實例。有一個國家對於半導體設備投資有營所稅減免的獎勵，但是如前所述，這是一筆看的到、吃不到的獎勵。於是，半導體企業與金融機構聯手「協作」，由金融機構購買半導體設備後租賃給半導體企業使用。由於金融機構是賺錢的企業，一剛開始就可以使用投資半導體設備的營所稅減免。從政府所取得的部分稅賦減免金額則以降低設備租賃金額的方式，回饋給半導體企業。政府補助半導體產業的意圖由於獎勵方法的不恰當而被迫部分流向他處；而半導體企業生產設備以租賃的方式租用通常是最不得已的最後手段，好似典當變現。這個國家最終落得12吋廠完全消聲匿跡。訂定稅賦減免條例必須能夠精準規範其最終受惠對象。加速折舊容許企業在較短的時間內將設備折舊完畢。譬如台灣的半導體製造設備會計上折舊年限一般是5年，加速折舊就譬如說在3年內折舊完畢，只留殘值。這樣一來，由於在前三年內折舊金額較高、帳面上的生產成本較高，盈利因而較少，需要繳交的營所稅較少。其所提供的實質好處就是讓企業能從「未來」調動現金流到現在，能夠提前投入資金於擴充產能或研發。這個辦法比較適用於長期有盈餘、量產主要依賴於少數領先製程的公司，譬如過去DRAM扮演先進製程推手（technology driver）次產業時的三星電子（Samsung Electronics）。對於存活是首要任務的新進公司，這可不是實惠，也用不著、不敢用。加速折舊必然的會擴大初期的營運虧損，其所顯示的營運結果會令潛在投資者為之卻步。 財政補貼是真金白銀，要編列在政府預算之中。對政府是結結實實的現金投入；接受者也是實在的優惠。半導體產業發展初期產業環境欠佳、進入障礙高，現金補助可以有效降低投資風險，降低進入障礙，這是對產業發展初期最有效的補助手段。然而，由於這是政府真實的投入，所以一般財政補貼會綑綁許多附加條件。除了對於投資者的資格審查外，一般也附有一些條件，譬如對就業機會的保障—特別是歐洲國家。 用現金的補助雖然要比較嚴格的規範補助標的，但是以達到特定技術門檻才給予補助可能不是一個好手段。半導體發展是一個漫長的過程，在產業發展初期能夠讓企業存活、進入經營良性循環、豐富產業生態才是比較務實的發展策略。