DRAM 製程發展方向：3D DRAM
從20奈米以後，DRAM製程開始龜速前行。從19奈米到11奈米之間，以每次1~2奈米的速度進展，跌跌撞撞地經歷1x、1y、1z、1a、1b、1c以及未來的1d，共計7個製程。
雖然現在仍使用平面（planar）DRAM製程，卻早已經大幅的利用與晶圓垂直的第三維度，使得DRAM在效能、功率上，還能有實質的提升；在晶片的密度上進展比較遲緩，看來有點雞肋，但是對於有些應用—譬如高頻寛記憶體（HBM），稍為提升密度還是有實際用處的。要達到HBM每個世代的記憶體容量標準，只有特定的製程世代有能力提高到如此高容量的記憶體晶片。
但是在每位元成本方面，製程的推進因為製程變得複雜，對於降低位元成本已毫無貢獻。以三星電子（Samsung Electronics）現在的1b製程為例，就使用5層EUV，因而所費不貲。
DRAM市場短期內不會平白消失，但是如果其製程推進還是繼續如此緩慢，仍然會逐漸失去其高科技產業的特性；高科技產業之所以能獲取高額的利潤，是因為其科技的快速推進可以重複運作。現在DRAM製程的緩慢推進、乃至於停滯是DRAM業者共同的夢靨。
10奈米以下，目前各DRAM業者共同的技術推進方向大致是3D DRAM，只有三星會在1d製程之後試圖導入垂直通道電晶體（Vertical Channel Transistor；VCT）。
垂直通道電晶體基本上是將晶圓上平面電晶體的結構豎著長，減少每記憶體單元的底部面積，從傳統的6f2縮小為4f2，其中f（feature size）為半導體製程的特徴尺寸，譬如半金屬間距（half metal pitch）。
這樣的製程推進，大概稍大於10奈米級製程推進一個世代的效益，然而這只是一次性的方法—下一步可沒另一個方向可以再利用了。最主要的是垂直通道電晶體與未來的3D DRAM製程完全不沾邊，研發的努力只能使用一陣子。因此並不是所有DRAM公司都做此想。
3D DRAM的引入第一個問題不是為何要引入3D製程，而是為什麼到此時才引入3D製程？畢竟所有的DRAM大廠都有3D NAND的技術。當2013~2014年3D NAND技術開始被引入時，DRAM的製程也早已在25~20奈米左右，即將進入龜速前進的10奈米級製程年代。用已經成熟的3D製程技術來推進舉步維艱的DRAM製程似乎是理所當然。
問題還是出在DRAM的結構上。
一個線路要能夠用3D製程來製作，有幾個先決的條件。首要的是線路要有高度的重複性，無疑的，記憶體的陣列是3D製程應用的首選。在此點上，DRAM是符合的。
再來是各層記憶體之間要有可以共用的材料。以TCAT（Terabit Cell Array Transistor）3D NAND的技術為例，各層之間記憶體單元的閘極控制（gate control）材料複晶（polysilicon）以及電荷陷阱（charge trap；用來儲存NAND訊號的單元）材料氮化矽（silicon nitride）是可以在各層之間共用的，因此垂直方向的製程整合相對簡單，32層的記憶體可以用4、5層光罩來完成。
但是3D DRAM的結構就沒有這麼幸運，電容部分必須完全隔開以避免記憶體單元之間的訊號交談（cross talk）；通道部分因為DRAM追求高機動性（high mobility），不能用在高寬高比深溝中的輕摻雜（light doped）複晶做半導體，各層記憶體之間可以共用的材料只有字線或位元線，端看3D DRAM是要求垂直製程的簡化或面積的極小化。
另外，DRAM效能遠比NAND為高，所容許的訊號延遲（latency）很低。各層記憶體之間因緊密相鄰所產生的感應電容（induced capacitance）等效應都會降低DRAM的表現以及訊號的協同，因此3D DRAM的確比3D NAND的工程問題要複雜得多，這也解釋為何3D DRAM製程遲遲沒有上路。
無論如何，DRAM產業維持高科技產業特性除3D DRAM外已幾乎沒有前路，譬如以前在文獻中經常被提及的無電容（capacitorless）DRAM，其資料保留時間（data retention time）遠不能與目前的DRAM相比。
2023年7月長鑫在IEEE的International Memory Workshop發表其對3D DRAM的規劃，三星也在同年的Symposium on VLSI Technology and Circuits發表其3D DRAM的技術論文。可見關於3D DRAM的議題各公司早已準備很久，只是研發結果發表的時機及場合各有考量罷了。
根據長鑫的設計，2D DRAM的電容—電晶體垂直堆疊的組合在3D DRAM中就被橫擺著成為一層中的一個記憶體單元。
長鑫模擬出來的記憶體單元有多大呢？橫躺的電容約500奈米、電晶體200奈米，加上字線和位元線，一個記憶體單元橫方向的尺度接近1微米。
長鑫採取的製程是字線垂直到下邊的接觸平面，這個做法會讓記憶體單元的面積稍大，但是垂直的整合製程會比較簡單。在技術發展的初期，先做出來再做好是合理的策略。
至於記憶體陣列旁的周邊線路（peripheral circuits），師3D NAND的故智，會在另外的晶片上製造，然後用混合鍵合（hybrid bonding）與上層的單晶（monolithic）記憶體多層陣列封裝在一起。
字線和位元元線的金屬間距都是70奈米。用以前DRAM製程定義半金屬間距來看，這個起始製程大概就是35奈米節點，與3D NAND剛開始時的30~40奈米製程相彷。
這樣的3D DRAM堆疊32層後，所得的記憶體容量與1b的2D製程相彷。堆疊64層後容量就與10奈米以下第一世代製程0a相彷。這個堆疊是個可以重複的進展，DRAM的高科技產業屬性因此得以維持。
目前有發布大概推出時程的是三星，大概在2026~2028年之間，與2D平面製程會並存一陣子，這與3D NAND剛出來時的策略也相同。
假設3D DRAM的確是可行的技術，有2點值得評論。
第一個是高頻寬記憶體是否會沿著目前的方法向前推進？目前的HBM是多個DRAM晶片以先進封裝堆疊以達到較大容量，其中先進封裝的費用佔總成本的相當部分。如果記憶體容量可以用單晶的3D製程來增加，成本有可能降低。但是這是比較長遠的事。
另外一個議題有關於地緣政治。長鑫在其文章中說是業界第一次揭露3D DRAM技術，其實業界各自默默研發都很久了，但是長鑫對於3D DRAM的應用可能會特別有感。一方面目前長鑫的製程大概在1z節點，與領先公司有2、3代的差距。開始採用3D DRAM製程，可以快速拉進距離，畢竟那是一個新戰場。
最重要的是3D製程中，技術的重心將從光刻搬移至蝕刻，這是長鑫在EUV資源受制約的狀況下，最可能的突破口。所以各公司3D DRAM製程的實際發展狀況和開發能力外界也許看不清楚，但是長鑫比較有可能投入較多資源是合理的預期。
