DRAM 製程發展方向：DRAM結構在製程微縮中的挑戰

DRAM在1970年問世，取代以前的磁芯（magnetic core）記憶體，成為計算機馮諾伊曼架構中的一個重要模組。在1984~1985年之間，因為個人電腦及工作站的興起，DRAM變成半導體市場中市佔最大的單一產品。

因為DRAM製程的進展直接決定記憶體容量，以及DRAM有較大的市佔，有能力累積足夠的資金以投入下世代的製程研發，DRAM自問世以後就成為摩爾定律主要技術推手（technology driver）。肇因如此，自1980年代後陸續投入半導體產業的日本，以及其後的南韓、台灣，許多公司都選擇投入DRAM此一次產業，因為這代表投入半導體產業中最先進的製程。

但是DRAM的製程領先地位在2000年初不久之後首先被NAND超越，之後邏輯製程又超越NAND，成為半導體製程技術的驅動者。

DRAM開始偏離摩爾定律並不是之前促使DRAM成為技術驅動者的因素消失了。事實上，到2024年為止，記憶體仍穩佔半導體市場的4分之1左右，而是DRAM的基本結構在20奈米以下遇到尖鋭的挑戰。

DRAM的記憶體單元（unit cell）結構為1T1C，亦即一個讀取電晶體（access transistor）和一個電容。選電容當成訊息儲存單元天經地義－電容是電路三元件電阻、電感、電容中的一員。

電容上電荷的有、無代表訊息的「1」和「0」，需要讀、寫電容上的訊息時，就開啟讀寫電晶體。基礎物理教育告訴我們電容上的電荷，即使維持電容兩邊平行電板（parallel plate）的電壓差不變，電荷也會隨著時間逐漸流失。電荷流失的速度與兩片平行電板之間的距離成反比，與平行電板的面積以及在平行電板之間物質的介電常數（dielectric constant）成正比。因為電容上的電荷會隨時間流失，所以電容上的資訊必須經常更新（refresh），目前DRAM中的資訊刷新時間為64ms。

為了要控制個別的記憶單元，每一個單元的電晶體的閘極（gate）連有字線（word line），施加電壓後可以讓電晶體處於開啟狀態，可以用來執行讀、寫或更新的操作；位元線（bit line）則連接電晶體的汲極（drain），將自電容通過已開啟電晶體的電荷送到感測放大器（sense amplifier）偵測0或1的訊號。如棋盤線交錯的字線和位元線可以準確定位一記憶體單元，讓周邊線路挑選以讀寫其中訊息。以上就是DRAM運作的大概架構。

DRAM製程持續推進的挑戰，也正源自於這1T1C的架構。製程微縮的方向，與DRAM使用的電晶體以及電容所需的物理特性是朝反方向走！

首先遇到的是電容值的問題，2000年左右的電容值必須保持在40fF（femto Farad）左右，那時的電容已開始利用晶片上的垂直方向此一維度，電容要嘛挖成深溝（trench）狀，放在電晶體旁的下方；要嘛堆壘成圓柱狀（cylinder or pillar），置於電晶體上方，也就是利用垂直於晶片的方向面積的延伸來增加電容的面積。

但是製程的微縮會讓圓柱的底部縮小，電容的面積因而減少，電容值也會隨之降低，所以必須增加電容的高度，以增加電容的面積，藉以維持電容值在一定的數值以上。以10奈米級別製程為例，電容值必須維持在10~20fF以上。

但是減少圓柱底部面積、增加圓柱高度，就是增加圓柱的寬高比（aspect ratio），這會造成蝕刻製程的難度，圓柱底部較尖銳的形狀也會造成新的電性問題，所以寬高比就停留在1：50，難以再推進。

至於電晶體，記憶體的與邏輯線路的注重不同的特性。邏輯電晶體注重效能（performance），也注重漏電流（leakage current）及其它特性；DRAM電晶體首重漏電流，因為這對電容保存訊息的能力是致命。

電晶體存在漏電流的原因之一是柵極感應汲極洩漏（Gate Induced Drain Leakage；GIDL），指的是在柵極的位勢（potential）高於汲極的位勢時，即使電晶體處於關的狀態，電流仍然會從汲極洩漏流向襯底（substrate）。

這個問題是歷年來DRAM製程推進都要面對的問題，而且愈來愈嚴苛。

DRAM近年應對這個問題的措施包含在電晶體結構的變更，包括凹槽式通道陣列電晶體（Recess Channel Array Transistor；RCAT）、鞍鰭電晶體（saddle-fin transistor）、具有閘極工作功能控制（gate work function control）的埋柵（buried gate）電晶體等結構。

但是製程微縮也是朝不利於漏電流控制的方向移動。由於電晶體通道變短，於其上的閘極對於通道上的電流操控能力變弱，這就是短通道效應（short channel effect）。漏電流的降低也高度挑戰製程研發。